JPH04247653A - 半導体集積回路装置の遅延補正装置 - Google Patents
半導体集積回路装置の遅延補正装置Info
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- JPH04247653A JPH04247653A JP3035473A JP3547391A JPH04247653A JP H04247653 A JPH04247653 A JP H04247653A JP 3035473 A JP3035473 A JP 3035473A JP 3547391 A JP3547391 A JP 3547391A JP H04247653 A JPH04247653 A JP H04247653A
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- Japan
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- circuit
- delay time
- gate
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000003491 array Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイやスタンダ
ードセルなどのセミカスタムな半導体集積回路装置（以
下ＬＳＩという）において、ゲートの遅延時間を補正す
るための装置に関するものである。
ードセルなどのセミカスタムな半導体集積回路装置（以
下ＬＳＩという）において、ゲートの遅延時間を補正す
るための装置に関するものである。
【０００２】
【従来の技術】これまでのゲートアレイやスタンダード
セルでは、特にゲートの遅延時間を補正する装置は備え
られていない。ゲートアレイなどでは、ゲートの遅延時
間が電源電圧や周囲温度、製造プロセスのばらつきなど
の原因によって大きく変動する。ゲートアレイやスタン
ダードセルを用いて論理回路を設計する場合、このよう
な大きく変動するゲートの遅延時間の全範囲で動作する
論理回路を設計する必要があるために、論理回路のタイ
ミング設計で回路変更をしなければならない場合が発生
し、これがゲートアレイなどの論理回路設計の大きな障
害となっている。
セルでは、特にゲートの遅延時間を補正する装置は備え
られていない。ゲートアレイなどでは、ゲートの遅延時
間が電源電圧や周囲温度、製造プロセスのばらつきなど
の原因によって大きく変動する。ゲートアレイやスタン
ダードセルを用いて論理回路を設計する場合、このよう
な大きく変動するゲートの遅延時間の全範囲で動作する
論理回路を設計する必要があるために、論理回路のタイ
ミング設計で回路変更をしなければならない場合が発生
し、これがゲートアレイなどの論理回路設計の大きな障
害となっている。
【０００３】一方、メモリＬＳＩの分野では、メモリの
読出し速度を速くするために、センス回路における基板
バイアス電圧を適当な値に設定する基板バイアス電圧発
生回路が一般的に用いられている。しかし、メモリＬＳ
Ｉでの基板バイアス電圧は、ゲートの遅延時間を補正す
るためのものではなく、読出しのしきい値電圧を適当な
値に設定するためのものであり、個々のチップごとにゲ
ートの遅延時間を検出することは行なわれていない。
読出し速度を速くするために、センス回路における基板
バイアス電圧を適当な値に設定する基板バイアス電圧発
生回路が一般的に用いられている。しかし、メモリＬＳ
Ｉでの基板バイアス電圧は、ゲートの遅延時間を補正す
るためのものではなく、読出しのしきい値電圧を適当な
値に設定するためのものであり、個々のチップごとにゲ
ートの遅延時間を検出することは行なわれていない。
【０００４】
【発明が解決しようとする課題】本発明はＬＳＩチップ
ごとのゲートの遅延時間のばらつきを小さな範囲内に抑
えることにより、論理回路の設計を容易にする遅延補正
装置を提供することを目的とするものである。
ごとのゲートの遅延時間のばらつきを小さな範囲内に抑
えることにより、論理回路の設計を容易にする遅延補正
装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】図１に本発明を示す。６
はゲートアレイやスタンダードセル方式により論理回路
が構成されるゲート回路部であり、基本ゲートとして例
えばＣＭＯＳ８を含んでいる。このＣＭＯＳ８は例えば
Ｐ型基板にＮＭＯＳトランジスタが形成され、その基板
に形成されたＮ型ウエルにＰＭＯＳトランジスタが形成
されたＣＭＯＳであり、この場合は遅延時間の補正はＮ
ＭＯＳトランジスタの基板バイアス電圧を補正すること
によりなされる。
はゲートアレイやスタンダードセル方式により論理回路
が構成されるゲート回路部であり、基本ゲートとして例
えばＣＭＯＳ８を含んでいる。このＣＭＯＳ８は例えば
Ｐ型基板にＮＭＯＳトランジスタが形成され、その基板
に形成されたＮ型ウエルにＰＭＯＳトランジスタが形成
されたＣＭＯＳであり、この場合は遅延時間の補正はＮ
ＭＯＳトランジスタの基板バイアス電圧を補正すること
によりなされる。
【０００６】ゲート回路部６が形成されている同じ半導
体チップにゲートの遅延時間を検出する遅延時間検出回
路２が形成されており、その検出結果に基づいてゲート
回路部６の基板バイアス電圧を発生する基板バイアス電
圧発生回路４もゲート回路６と同じ半導体チップに形成
されている。
体チップにゲートの遅延時間を検出する遅延時間検出回
路２が形成されており、その検出結果に基づいてゲート
回路部６の基板バイアス電圧を発生する基板バイアス電
圧発生回路４もゲート回路６と同じ半導体チップに形成
されている。
【０００７】
【作用】遅延時間検出回路２は電源電圧や周囲温度、製
造プロセスなどによって定まるその状態での遅延時間を
検出し、その検出結果を基板バイアス電圧発生回路４へ
送り出す。基板バイアス電圧発生回路４ではこの入力し
た遅延時間の検出結果に対応した基板バイアス電圧を発
生する。
造プロセスなどによって定まるその状態での遅延時間を
検出し、その検出結果を基板バイアス電圧発生回路４へ
送り出す。基板バイアス電圧発生回路４ではこの入力し
た遅延時間の検出結果に対応した基板バイアス電圧を発
生する。
【０００８】基板バイアス電圧が変化すると、ゲート回
路部６のＭＯＳトランジスタの特性が変化し、オン状態
で流れる電流値が変化する。これにより、ゲート回路部
６のゲートの遅延時間が制御される。
路部６のＭＯＳトランジスタの特性が変化し、オン状態
で流れる電流値が変化する。これにより、ゲート回路部
６のゲートの遅延時間が制御される。
【０００９】
【実施例】図２は一実施例を表わす。遅延時間検出回路
を構成するために、リングオシレータ１０とカウンタ１
２が形成されている。カウンタ１２はリングオシレータ
１０の周波数に応じたカウント値を得る。このカウント
値はゲートの遅延時間に対応したものである。
を構成するために、リングオシレータ１０とカウンタ１
２が形成されている。カウンタ１２はリングオシレータ
１０の周波数に応じたカウント値を得る。このカウント
値はゲートの遅延時間に対応したものである。
【００１０】基板バイアス電圧発生回路を構成するため
に電源Ｖｃｃとグラウンド（ＧＮＤ）の間に直列抵抗回
路１４が形成され、その抵抗回路１４の各接点からそれ
ぞれの電圧がセレクタ１６に供給されている。セレクタ
１６はカウンタ１２のカウント値に従って予め対応づけ
られた電圧値を選択する。
に電源Ｖｃｃとグラウンド（ＧＮＤ）の間に直列抵抗回
路１４が形成され、その抵抗回路１４の各接点からそれ
ぞれの電圧がセレクタ１６に供給されている。セレクタ
１６はカウンタ１２のカウント値に従って予め対応づけ
られた電圧値を選択する。
【００１１】１８はチャージポンプ回路であり、セレク
タ１６で選択された電圧Ｖを駆動インバータ２０と２段
駆動インバータ回路２２の電源電圧として供給する。チ
ャージポンプ回路１８では並列のインバータ２０，２２
の動作をリングオシレータ１０のパルス信号により行な
わせ、選択された電源電圧Ｖによるチャージをそれぞれ
のコンデンサＣ１，Ｃ２に蓄え、基板バイアス電圧とし
て基板へ供給する。
タ１６で選択された電圧Ｖを駆動インバータ２０と２段
駆動インバータ回路２２の電源電圧として供給する。チ
ャージポンプ回路１８では並列のインバータ２０，２２
の動作をリングオシレータ１０のパルス信号により行な
わせ、選択された電源電圧Ｖによるチャージをそれぞれ
のコンデンサＣ１，Ｃ２に蓄え、基板バイアス電圧とし
て基板へ供給する。
【００１２】図２の実施例では、電源電圧や周囲温度、
製造プロセスにより決まるその状態でのゲートの遅延時
間に対応してリングオシレータ１０の周波数が変化し、
これによりカウンタ１２の単位時間当たりのカウント値
が変化する。そのカウント値に従ってセレクタ１６で対
応した電源電圧Ｖが選択され、チャージポンプ回路１８
により基板バイアス電圧が設定される。
製造プロセスにより決まるその状態でのゲートの遅延時
間に対応してリングオシレータ１０の周波数が変化し、
これによりカウンタ１２の単位時間当たりのカウント値
が変化する。そのカウント値に従ってセレクタ１６で対
応した電源電圧Ｖが選択され、チャージポンプ回路１８
により基板バイアス電圧が設定される。
【００１３】図２ではチャージポンプ回路１８の駆動イ
ンバータ２０，２２を動作させるためにリングオシレー
タ１０のパルス信号を利用しているので、回路構成が簡
単になっているが、インバータ２０，２２の制御信号と
しては他の回路からのパルス信号を用いてもよい。
ンバータ２０，２２を動作させるためにリングオシレー
タ１０のパルス信号を利用しているので、回路構成が簡
単になっているが、インバータ２０，２２の制御信号と
しては他の回路からのパルス信号を用いてもよい。
【００１４】
【発明の効果】本発明では遅延時間検出回路によって検
出された遅延値に応じた基板バイアス電圧を発生させ、
これによりゲートの遅延時間を補正しているので、電源
電圧、周囲温度又は製造プロセスなどのばらつきによる
遅延時間の変動が小さく抑えられる。これにより、ゲー
トアレイやスタンダードセル方式におけるＬＳＩの論理
設計やタイミング設計が容易になる。
出された遅延値に応じた基板バイアス電圧を発生させ、
これによりゲートの遅延時間を補正しているので、電源
電圧、周囲温度又は製造プロセスなどのばらつきによる
遅延時間の変動が小さく抑えられる。これにより、ゲー
トアレイやスタンダードセル方式におけるＬＳＩの論理
設計やタイミング設計が容易になる。
【図１】本発明を示すブロック図である。
【図２】一実施例を一部をブロックで示す回路図である
。
。
２ 遅延時間検出回路
４ 基板バイアス電圧発生回路
６ ゲート回路部
１０ リングオシレータ
１２ カウンタ
１４ 抵抗回路
１６ セレクタ
１８ チャージポンプ回路
Claims (1)
- 【請求項１】 半導体集積回路装置用のチップに形成
され、ゲートの遅延時間に対応した値を検出する遅延時
間検出回路と、その検出値に対応した基板バイアス電圧
を発生する基板バイアス電圧発生回路とを有する遅延補
正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035473A JPH04247653A (ja) | 1991-02-04 | 1991-02-04 | 半導体集積回路装置の遅延補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035473A JPH04247653A (ja) | 1991-02-04 | 1991-02-04 | 半導体集積回路装置の遅延補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247653A true JPH04247653A (ja) | 1992-09-03 |
Family
ID=12442749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035473A Pending JPH04247653A (ja) | 1991-02-04 | 1991-02-04 | 半導体集積回路装置の遅延補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247653A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166577A (en) * | 1995-03-29 | 2000-12-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6489833B1 (en) | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2007538474A (ja) * | 2004-05-19 | 2007-12-27 | アルテラ コーポレイション | 集積回路の性能を調整するための装置および方法 |
| US8108807B2 (en) | 2007-07-31 | 2012-01-31 | Renesas Electronics Corporation | Delay time adjusting method of semiconductor integrated circuit |
| CN116614115A (zh) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
-
1991
- 1991-02-04 JP JP3035473A patent/JPH04247653A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166577A (en) * | 1995-03-29 | 2000-12-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6388483B1 (en) | 1995-03-29 | 2002-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6472916B2 (en) | 1995-03-29 | 2002-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6489833B1 (en) | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6597220B2 (en) | 1995-03-29 | 2003-07-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6608509B1 (en) | 1995-03-29 | 2003-08-19 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6774706B2 (en) | 1995-03-29 | 2004-08-10 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US6819158B2 (en) | 1995-03-29 | 2004-11-16 | Renesas Technology Corp. | Semiconductor integrated circuit device and microcomputer |
| US7138852B2 (en) | 1995-03-29 | 2006-11-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7161408B2 (en) | 1995-03-29 | 2007-01-09 | Renesas Technology Corp. | Semiconductor integrated circuit device and microcomputer |
| JP2007538474A (ja) * | 2004-05-19 | 2007-12-27 | アルテラ コーポレイション | 集積回路の性能を調整するための装置および方法 |
| US8108807B2 (en) | 2007-07-31 | 2012-01-31 | Renesas Electronics Corporation | Delay time adjusting method of semiconductor integrated circuit |
| CN116614115A (zh) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
| CN116614115B (zh) * | 2023-07-17 | 2024-01-26 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
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