JPH04247653A - Delay compensation apparatus of semiconductor integrated circuit device - Google Patents
Delay compensation apparatus of semiconductor integrated circuit deviceInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000003491 array Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はゲートアレイやスタンダ
ードセルなどのセミカスタムな半導体集積回路装置（以
下ＬＳＩという）において、ゲートの遅延時間を補正す
るための装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for correcting gate delay time in semi-custom semiconductor integrated circuit devices (hereinafter referred to as LSI) such as gate arrays and standard cells.
【０００２】0002
【従来の技術】これまでのゲートアレイやスタンダード
セルでは、特にゲートの遅延時間を補正する装置は備え
られていない。ゲートアレイなどでは、ゲートの遅延時
間が電源電圧や周囲温度、製造プロセスのばらつきなど
の原因によって大きく変動する。ゲートアレイやスタン
ダードセルを用いて論理回路を設計する場合、このよう
な大きく変動するゲートの遅延時間の全範囲で動作する
論理回路を設計する必要があるために、論理回路のタイ
ミング設計で回路変更をしなければならない場合が発生
し、これがゲートアレイなどの論理回路設計の大きな障
害となっている。2. Description of the Related Art Conventional gate arrays and standard cells are not equipped with any particular device for correcting gate delay time. In gate arrays, the gate delay time varies greatly depending on factors such as power supply voltage, ambient temperature, and manufacturing process variations. When designing a logic circuit using gate arrays or standard cells, it is necessary to design a logic circuit that operates over the entire range of gate delay times that vary widely, so circuit changes are required in the timing design of the logic circuit. This is a major obstacle in the design of logic circuits such as gate arrays.
【０００３】一方、メモリＬＳＩの分野では、メモリの
読出し速度を速くするために、センス回路における基板
バイアス電圧を適当な値に設定する基板バイアス電圧発
生回路が一般的に用いられている。しかし、メモリＬＳ
Ｉでの基板バイアス電圧は、ゲートの遅延時間を補正す
るためのものではなく、読出しのしきい値電圧を適当な
値に設定するためのものであり、個々のチップごとにゲ
ートの遅延時間を検出することは行なわれていない。On the other hand, in the field of memory LSI, a substrate bias voltage generation circuit is generally used to set the substrate bias voltage in a sense circuit to an appropriate value in order to increase the read speed of the memory. However, memory LS
The substrate bias voltage at I is not for correcting the gate delay time, but for setting the readout threshold voltage to an appropriate value, and the gate delay time is adjusted for each individual chip. No detection has been done.
【０００４】0004
【発明が解決しようとする課題】本発明はＬＳＩチップ
ごとのゲートの遅延時間のばらつきを小さな範囲内に抑
えることにより、論理回路の設計を容易にする遅延補正
装置を提供することを目的とするものである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a delay correction device that facilitates the design of logic circuits by suppressing variations in gate delay time between LSI chips within a small range. It is something.
【０００５】[0005]
【課題を解決するための手段】図１に本発明を示す。６
はゲートアレイやスタンダードセル方式により論理回路
が構成されるゲート回路部であり、基本ゲートとして例
えばＣＭＯＳ８を含んでいる。このＣＭＯＳ８は例えば
Ｐ型基板にＮＭＯＳトランジスタが形成され、その基板
に形成されたＮ型ウエルにＰＭＯＳトランジスタが形成
されたＣＭＯＳであり、この場合は遅延時間の補正はＮ
ＭＯＳトランジスタの基板バイアス電圧を補正すること
によりなされる。[Means for Solving the Problems] The present invention is shown in FIG. 6
is a gate circuit section in which a logic circuit is constructed using a gate array or standard cell method, and includes, for example, CMOS8 as a basic gate. This CMOS 8 is, for example, a CMOS in which an NMOS transistor is formed in a P-type substrate and a PMOS transistor is formed in an N-type well formed in the substrate. In this case, the delay time correction is N
This is done by correcting the substrate bias voltage of the MOS transistor.
【０００６】ゲート回路部６が形成されている同じ半導
体チップにゲートの遅延時間を検出する遅延時間検出回
路２が形成されており、その検出結果に基づいてゲート
回路部６の基板バイアス電圧を発生する基板バイアス電
圧発生回路４もゲート回路６と同じ半導体チップに形成
されている。A delay time detection circuit 2 for detecting gate delay time is formed on the same semiconductor chip on which the gate circuit section 6 is formed, and a substrate bias voltage of the gate circuit section 6 is generated based on the detection result. The substrate bias voltage generating circuit 4 is also formed on the same semiconductor chip as the gate circuit 6.
【０００７】[0007]
【作用】遅延時間検出回路２は電源電圧や周囲温度、製
造プロセスなどによって定まるその状態での遅延時間を
検出し、その検出結果を基板バイアス電圧発生回路４へ
送り出す。基板バイアス電圧発生回路４ではこの入力し
た遅延時間の検出結果に対応した基板バイアス電圧を発
生する。[Operation] The delay time detection circuit 2 detects the delay time in the state determined by the power supply voltage, ambient temperature, manufacturing process, etc., and sends the detection result to the substrate bias voltage generation circuit 4. The substrate bias voltage generation circuit 4 generates a substrate bias voltage corresponding to the input delay time detection result.
【０００８】基板バイアス電圧が変化すると、ゲート回
路部６のＭＯＳトランジスタの特性が変化し、オン状態
で流れる電流値が変化する。これにより、ゲート回路部
６のゲートの遅延時間が制御される。When the substrate bias voltage changes, the characteristics of the MOS transistor of the gate circuit section 6 change, and the value of the current flowing in the on state changes. Thereby, the delay time of the gate of the gate circuit section 6 is controlled.
【０００９】[0009]
【実施例】図２は一実施例を表わす。遅延時間検出回路
を構成するために、リングオシレータ１０とカウンタ１
２が形成されている。カウンタ１２はリングオシレータ
１０の周波数に応じたカウント値を得る。このカウント
値はゲートの遅延時間に対応したものである。Embodiment FIG. 2 shows an embodiment. To configure the delay time detection circuit, a ring oscillator 10 and a counter 1 are used.
2 is formed. The counter 12 obtains a count value according to the frequency of the ring oscillator 10. This count value corresponds to the gate delay time.
【００１０】基板バイアス電圧発生回路を構成するため
に電源Ｖｃｃとグラウンド（ＧＮＤ）の間に直列抵抗回
路１４が形成され、その抵抗回路１４の各接点からそれ
ぞれの電圧がセレクタ１６に供給されている。セレクタ
１６はカウンタ１２のカウント値に従って予め対応づけ
られた電圧値を選択する。A series resistance circuit 14 is formed between the power supply Vcc and the ground (GND) to configure the substrate bias voltage generation circuit, and respective voltages are supplied from each contact of the resistance circuit 14 to the selector 16. . The selector 16 selects a pre-corresponding voltage value according to the count value of the counter 12.
【００１１】１８はチャージポンプ回路であり、セレク
タ１６で選択された電圧Ｖを駆動インバータ２０と２段
駆動インバータ回路２２の電源電圧として供給する。チ
ャージポンプ回路１８では並列のインバータ２０，２２
の動作をリングオシレータ１０のパルス信号により行な
わせ、選択された電源電圧Ｖによるチャージをそれぞれ
のコンデンサＣ１，Ｃ２に蓄え、基板バイアス電圧とし
て基板へ供給する。A charge pump circuit 18 supplies the voltage V selected by the selector 16 as a power supply voltage to the drive inverter 20 and the two-stage drive inverter circuit 22. In the charge pump circuit 18, inverters 20 and 22 are connected in parallel.
This operation is performed by a pulse signal from the ring oscillator 10, and a charge from the selected power supply voltage V is stored in each of the capacitors C1 and C2, and is supplied to the substrate as a substrate bias voltage.
【００１２】図２の実施例では、電源電圧や周囲温度、
製造プロセスにより決まるその状態でのゲートの遅延時
間に対応してリングオシレータ１０の周波数が変化し、
これによりカウンタ１２の単位時間当たりのカウント値
が変化する。そのカウント値に従ってセレクタ１６で対
応した電源電圧Ｖが選択され、チャージポンプ回路１８
により基板バイアス電圧が設定される。In the embodiment shown in FIG. 2, the power supply voltage, ambient temperature,
The frequency of the ring oscillator 10 changes in accordance with the gate delay time in that state determined by the manufacturing process,
As a result, the count value of the counter 12 per unit time changes. According to the count value, the selector 16 selects the corresponding power supply voltage V, and the charge pump circuit 18
The substrate bias voltage is set by .
【００１３】図２ではチャージポンプ回路１８の駆動イ
ンバータ２０，２２を動作させるためにリングオシレー
タ１０のパルス信号を利用しているので、回路構成が簡
単になっているが、インバータ２０，２２の制御信号と
しては他の回路からのパルス信号を用いてもよい。In FIG. 2, the pulse signal of the ring oscillator 10 is used to operate the driving inverters 20, 22 of the charge pump circuit 18, so the circuit configuration is simplified, but the control of the inverters 20, 22 is A pulse signal from another circuit may be used as the signal.
【００１４】[0014]
【発明の効果】本発明では遅延時間検出回路によって検
出された遅延値に応じた基板バイアス電圧を発生させ、
これによりゲートの遅延時間を補正しているので、電源
電圧、周囲温度又は製造プロセスなどのばらつきによる
遅延時間の変動が小さく抑えられる。これにより、ゲー
トアレイやスタンダードセル方式におけるＬＳＩの論理
設計やタイミング設計が容易になる。[Effects of the Invention] In the present invention, a substrate bias voltage is generated according to the delay value detected by the delay time detection circuit,
Since the delay time of the gate is thereby corrected, fluctuations in the delay time due to variations in power supply voltage, ambient temperature, manufacturing process, etc. can be suppressed to a small level. This facilitates the logic design and timing design of LSIs in gate arrays and standard cell systems.
【図１】本発明を示すブロック図である。FIG. 1 is a block diagram illustrating the present invention.
【図２】一実施例を一部をブロックで示す回路図である
。FIG. 2 is a circuit diagram partially showing one embodiment in block form.
２ 遅延時間検出回路 ４ 基板バイアス電圧発生回路 ６ ゲート回路部 １０ リングオシレータ １２ カウンタ １４ 抵抗回路 １６ セレクタ １８ チャージポンプ回路 2 Delay time detection circuit 4 Substrate bias voltage generation circuit 6 Gate circuit section 10 Ring oscillator 12 Counter 14 Resistance circuit 16 Selector 18 Charge pump circuit
Claims (1)
され、ゲートの遅延時間に対応した値を検出する遅延時
間検出回路と、その検出値に対応した基板バイアス電圧
を発生する基板バイアス電圧発生回路とを有する遅延補
正装置。1. A delay time detection circuit that is formed on a chip for a semiconductor integrated circuit device and detects a value corresponding to a gate delay time, and a substrate bias voltage generation circuit that generates a substrate bias voltage corresponding to the detected value. A delay correction device having.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035473A JPH04247653A (en) | 1991-02-04 | 1991-02-04 | Delay compensation apparatus of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035473A JPH04247653A (en) | 1991-02-04 | 1991-02-04 | Delay compensation apparatus of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247653A true JPH04247653A (en) | 1992-09-03 |
Family
ID=12442749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035473A Pending JPH04247653A (en) | 1991-02-04 | 1991-02-04 | Delay compensation apparatus of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247653A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166577A (en) * | 1995-03-29 | 2000-12-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6489833B1 (en) | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2007538474A (en) * | 2004-05-19 | 2007-12-27 | アルテラ コーポレイション | Apparatus and method for tuning integrated circuit performance |
| US8108807B2 (en) | 2007-07-31 | 2012-01-31 | Renesas Electronics Corporation | Delay time adjusting method of semiconductor integrated circuit |
| CN116614115A (en) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | Method for delay bias voltage establishment, bias circuit, comparator and integrated circuit |
-
1991
- 1991-02-04 JP JP3035473A patent/JPH04247653A/en active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166577A (en) * | 1995-03-29 | 2000-12-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6388483B1 (en) | 1995-03-29 | 2002-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6472916B2 (en) | 1995-03-29 | 2002-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6489833B1 (en) | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6597220B2 (en) | 1995-03-29 | 2003-07-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6608509B1 (en) | 1995-03-29 | 2003-08-19 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6774706B2 (en) | 1995-03-29 | 2004-08-10 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US6819158B2 (en) | 1995-03-29 | 2004-11-16 | Renesas Technology Corp. | Semiconductor integrated circuit device and microcomputer |
| US7138852B2 (en) | 1995-03-29 | 2006-11-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7161408B2 (en) | 1995-03-29 | 2007-01-09 | Renesas Technology Corp. | Semiconductor integrated circuit device and microcomputer |
| JP2007538474A (en) * | 2004-05-19 | 2007-12-27 | アルテラ コーポレイション | Apparatus and method for tuning integrated circuit performance |
| US8108807B2 (en) | 2007-07-31 | 2012-01-31 | Renesas Electronics Corporation | Delay time adjusting method of semiconductor integrated circuit |
| CN116614115A (en) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | Method for delay bias voltage establishment, bias circuit, comparator and integrated circuit |
| CN116614115B (en) * | 2023-07-17 | 2024-01-26 | 芯天下技术股份有限公司 | Method for delay bias voltage establishment, bias circuit, comparator and integrated circuit |
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