JPH04243086A - 記憶装置 - Google Patents

記憶装置

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Publication number
JPH04243086A
JPH04243086A JP3004125A JP412591A JPH04243086A JP H04243086 A JPH04243086 A JP H04243086A JP 3004125 A JP3004125 A JP 3004125A JP 412591 A JP412591 A JP 412591A JP H04243086 A JPH04243086 A JP H04243086A
Authority
JP
Japan
Prior art keywords
request
memory
writing
memory section
test mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3004125A
Other languages
English (en)
Inventor
Takashi Oguri
隆司 小栗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3004125A priority Critical patent/JPH04243086A/ja
Publication of JPH04243086A publication Critical patent/JPH04243086A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は記憶装置に関する。
【０００２】
【従来の技術】従来、この種の記憶装置は、ＤＲＡＭ内
の情報を一定値に書き込む場合、すなわちメモリクリア
等のライト動作をＤＲＡＭのアドレス分、例えばＩＭＤ
ＲＡＭで２２０（＝１０４８５７６回）行う必要がある
。 又記憶装置においてＢＡＮＫ構成や増設単位の実施の仕
方によりこれが何倍にもなっていた。
【０００３】
【発明が解決しようとする課題】上述した従来の記憶装
置はＤＲＡＭ内の情報を一定値に書き込む場合、すなわ
ちメモリクリア等ライト動作をＤＲＡＭのアドレス分例
えばＩＭＤＲＡＭですと２２０回（＝１０４８５７６回
）行う必要がある。又ＢＡＮＫ構成や増設単位の実施の
仕方によりこれが何倍にもなってしまうので、書き込む
だけで膨大な時間がかかってしまうという欠点がある。
【０００４】
【課題を解決するための手段】本発明の記憶装置は、読
み出し要求及び書き込み要求によりメモリ部からデータ
を読み出したり、書き込んだりできるメモリ制御部と、
複数ビット並列テスト機能を持ったメモリ部と、前記メ
モリ部をテストモードにセットするための要求を外部か
ら行なえる要求手段を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。メモリ制御部１０はテストモード要求信号４０
０を受け取るとメモリ部２０にテストモード・セットの
ための制御信号５００を出力する。その後メモリ部２０
に対する動作は複数ビット並列テスト状態になり、ライ
ト要求時にメモリ制御部１０はアドレス信号１００とデ
ータ信号２００と制御信号３００を受け取り、メモリ部
２０にライト系の制御信号５００を出力する。
【０００７】これは、テストモードがセットされていな
い状態のノーマル動作と同じである。これにより、複数
ビットを並列に書き込むことができる。テストモードを
リセットする要求を受け取ると、メモリ部２０にテスト
・モードリセットのための制御信号５００を出力し終了
する。
【０００８】
【発明の効果】本発明の記憶装置は、ＤＲＡＭ内の情報
を一定値に書き込むため（すなわち、メモリクリア等）
のライト動作数を減少させ、時間を削減できる効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【符号の説明】
１０　　　　メモリ制御部 ２０　　　　メモリ部 １００　　　　アドレス信号 ２００　　　　データ信号 ３００　　　　制御信号 ４００　　　　テストモード要求信号 ５００　　　　制御信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　読み出し要求及び書き込み要求により
    メモリ部からデータを読み出したり、書き込んだりでき
    るメモリ制御部と、複数ビット並列テスト機能を持った
    メモリ部と、前記メモリ部をテストモードにセットする
    ための要求を外部から行なえる要求手段とを含むことを
    特徴とする記憶装置。
JP3004125A 1991-01-18 1991-01-18 記憶装置 Pending JPH04243086A (ja)

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JP3004125A JPH04243086A (ja) 1991-01-18 1991-01-18 記憶装置

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JP3004125A JPH04243086A (ja) 1991-01-18 1991-01-18 記憶装置

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JPH04243086A true JPH04243086A (ja) 1992-08-31

Family

ID=11576068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3004125A Pending JPH04243086A (ja) 1991-01-18 1991-01-18 記憶装置

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JP (1) JPH04243086A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008100495A1 (en) * 2007-02-13 2008-08-21 Gainspan Corporation Method and system of fast clearing of memory using a built-in self-test circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008100495A1 (en) * 2007-02-13 2008-08-21 Gainspan Corporation Method and system of fast clearing of memory using a built-in self-test circuit

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