JPH04241326A - アクティブマトリクス基板の駆動方法 - Google Patents
アクティブマトリクス基板の駆動方法Info
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- JPH04241326A JPH04241326A JP3002640A JP264091A JPH04241326A JP H04241326 A JPH04241326 A JP H04241326A JP 3002640 A JP3002640 A JP 3002640A JP 264091 A JP264091 A JP 264091A JP H04241326 A JPH04241326 A JP H04241326A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主に映像表示用液晶テ
レビやコンピュ−タ端末用ディスプレイ等で用いられる
液晶表示装置に関するものである。
レビやコンピュ−タ端末用ディスプレイ等で用いられる
液晶表示装置に関するものである。
【０００２】
【従来の技術】近年、液晶表示装置への応用をめざして
透光性基板上に薄膜トランジスタ（以下ＴＦＴと略称す
る）を形成するアクティブマトリクス基板の開発が活発
である。この様なアクティブマトリクス基板の構成を（
図６）を用いて説明する。１は多結晶シリコン或は非晶
質シリコンを、その一構成要素とする透光性基板（図示
せず）上に形成したＴＦＴ，２はＴＦＴ１のドレインに
電気的に接続した透明電極と、カラ−フィルタを形成す
る透光性基板上の透明な対向電極との間に液晶を注入し
た液晶表示体であり、この液晶表示体２は映像表示領域
３の各画素と対応する位置にに配置されており、液晶に
よる静電容量以外に、補助容量としてアクティブマトリ
クス基板に形成される容量が付加されることもある。 ４はＴＦＴ１のゲ−ト電極に接続したゲート配線、５は
ＴＦＴ１のソース電極に接続したソ−ス配線である。
透光性基板上に薄膜トランジスタ（以下ＴＦＴと略称す
る）を形成するアクティブマトリクス基板の開発が活発
である。この様なアクティブマトリクス基板の構成を（
図６）を用いて説明する。１は多結晶シリコン或は非晶
質シリコンを、その一構成要素とする透光性基板（図示
せず）上に形成したＴＦＴ，２はＴＦＴ１のドレインに
電気的に接続した透明電極と、カラ−フィルタを形成す
る透光性基板上の透明な対向電極との間に液晶を注入し
た液晶表示体であり、この液晶表示体２は映像表示領域
３の各画素と対応する位置にに配置されており、液晶に
よる静電容量以外に、補助容量としてアクティブマトリ
クス基板に形成される容量が付加されることもある。 ４はＴＦＴ１のゲ−ト電極に接続したゲート配線、５は
ＴＦＴ１のソース電極に接続したソ−ス配線である。
【０００３】上記のようなアクティブマトリクス基板の
一構成要素であるＴＦＴの構成を（図７）を用いて以下
に説明する。（図７（ａ））は一個の逆スタガ構造を有
するＴＦＴの平面図であり、（図７（ｂ））はＴＦＴの
Ａ−Ｂ間の断面図である。６は透光性基板であるガラス
基板であり、７はゲ−ト電極である。９、１０、及び１
１はそれぞれゲ−ト絶縁体層、半導体層、及びパッシベ
イション層である。１４及び１５は、それぞれドレイン
電極及びソース電極である。 １２は半導体層１０と
ソース・ドレイン電極１５、１４とオーミック接触をと
るためのｎ＋半導体層である。１７はドレイン電極１４
と共通接続された透明電極であり、液晶層に電圧を印加
する画素電極となっている。
一構成要素であるＴＦＴの構成を（図７）を用いて以下
に説明する。（図７（ａ））は一個の逆スタガ構造を有
するＴＦＴの平面図であり、（図７（ｂ））はＴＦＴの
Ａ−Ｂ間の断面図である。６は透光性基板であるガラス
基板であり、７はゲ−ト電極である。９、１０、及び１
１はそれぞれゲ−ト絶縁体層、半導体層、及びパッシベ
イション層である。１４及び１５は、それぞれドレイン
電極及びソース電極である。 １２は半導体層１０と
ソース・ドレイン電極１５、１４とオーミック接触をと
るためのｎ＋半導体層である。１７はドレイン電極１４
と共通接続された透明電極であり、液晶層に電圧を印加
する画素電極となっている。
【０００４】このようなアクティブマトリクス基板を用
いた液晶表示装置を（図８）を用いて以下に説明する。 透光性基板２０上の透明電極２１を形成した対向基板と
上記アクティブマトリクス基板との間には、ねじれ配向
処理をしたＴＮ（ツイストネマティック）液晶が封入さ
れ、さらに二つの透光性基板の一方の面には、各々偏光
板が張られ液晶表示装置となる。
いた液晶表示装置を（図８）を用いて以下に説明する。 透光性基板２０上の透明電極２１を形成した対向基板と
上記アクティブマトリクス基板との間には、ねじれ配向
処理をしたＴＮ（ツイストネマティック）液晶が封入さ
れ、さらに二つの透光性基板の一方の面には、各々偏光
板が張られ液晶表示装置となる。
【０００５】
【発明が解決しようとする課題】上記のようなアクティ
ブマトリクス基板に於いては、ｎ型の薄膜トランジスタ
が１画素当り一個或は複数個形成される。この時、薄膜
トランジスタのゲート電極とドレイン領域間に生ずる寄
生容量によりゲートパルスがオフするときにドレイン電
極電位はシフトする。液晶ディスプレイの場合このシフ
ト電圧量△Ｖは、１画素当りの液晶セルの静電容量をＣ
ＬＣ、補助容量の値をＣＳＴ、薄膜トランジスタの寄生
容量をＣＰ及びゲート電圧の高さをＶＰ−Ｐとしたとき
ブマトリクス基板に於いては、ｎ型の薄膜トランジスタ
が１画素当り一個或は複数個形成される。この時、薄膜
トランジスタのゲート電極とドレイン領域間に生ずる寄
生容量によりゲートパルスがオフするときにドレイン電
極電位はシフトする。液晶ディスプレイの場合このシフ
ト電圧量△Ｖは、１画素当りの液晶セルの静電容量をＣ
ＬＣ、補助容量の値をＣＳＴ、薄膜トランジスタの寄生
容量をＣＰ及びゲート電圧の高さをＶＰ−Ｐとしたとき
【０００６】
【数１】
【０００７】で表せる。この電圧シフトは常に同じ方向
（この場合はマイナス方向）であるため液晶セル印加電
圧ににはＤＣオフセット電圧が存在し、液晶ディスプレ
イの動作信頼性の低下や画像の焼付き等の表示品質の低
下の原因となる。
（この場合はマイナス方向）であるため液晶セル印加電
圧ににはＤＣオフセット電圧が存在し、液晶ディスプレ
イの動作信頼性の低下や画像の焼付き等の表示品質の低
下の原因となる。
【０００８】
【課題を解決するための手段】１画素単位当りｎ型及び
ｐ型薄膜トランジスタを各々一個以上形成し、各々の薄
膜トランジスタのゲート電極に印加するパルスタイミン
グ或はパルスの大きさを調整する。
ｐ型薄膜トランジスタを各々一個以上形成し、各々の薄
膜トランジスタのゲート電極に印加するパルスタイミン
グ或はパルスの大きさを調整する。
【０００９】
【作用】上記手段により、寄生容量に起因するオフセッ
ト電圧の発生を低減或は抑制する。この結果、液晶セル
に不要なＤＣ電圧が印加されないので、液晶ディスプレ
イの信頼性の向上や画像焼き付きの防止等表示品質の向
上もはかれる。
ト電圧の発生を低減或は抑制する。この結果、液晶セル
に不要なＤＣ電圧が印加されないので、液晶ディスプレ
イの信頼性の向上や画像焼き付きの防止等表示品質の向
上もはかれる。
【００１０】
【実施例】以下図面にしたがって本発明の実施例を説明
する。
する。
【００１１】（図１）は本発明にかかるアクティブマト
リクス基板の等価回路図であり、（図２）から（図４）
は（図１）のアクティブマトリクス基板の駆動パルス波
形である。（図１）に於て、３１ａ〜３１ｉはｎ型の画
素用薄膜トランジスタ（以下ＴＦＴと称する）、３２ａ
〜３２ｉはｐ型の画素用ＴＦＴである。３３ａ〜３３ｉ
は各画素のＴＦＴのドレイン電極に電気的に接続された
透明電極と対向基板（図示せず）上の対向電極３７との
間に封入される液晶セルにて構成される静電容量である
。従来の技術にて説明した様に、液晶による静電容量３
３以外に、補助容量としてアクティブマトリクス基板に
形成される容量を付加しても良い。３４ａ〜３４ｃ及び
３５ａ〜３５ｃは各々ｎ型及びｐ型ＴＦＴを駆動するた
めのゲートバスラインであり、３６ａ〜３６ｃは画像信
号を入力するためのソースバスラインである。３８及び
３９は各々ｎ型及びｐ型ＴＦＴのゲートパルス信号を出
力する垂直シフトレジスタであり、４０は画素用のＴＦ
Ｔの信号入力のための水平シフトレジスタである。これ
らのシフトレジスタはアクティブマトリクス基板上に画
素用のＴＦＴと同様のプロセスで形成されることもあれ
ば、別のＩＣとして作成し、実装されることもある。
リクス基板の等価回路図であり、（図２）から（図４）
は（図１）のアクティブマトリクス基板の駆動パルス波
形である。（図１）に於て、３１ａ〜３１ｉはｎ型の画
素用薄膜トランジスタ（以下ＴＦＴと称する）、３２ａ
〜３２ｉはｐ型の画素用ＴＦＴである。３３ａ〜３３ｉ
は各画素のＴＦＴのドレイン電極に電気的に接続された
透明電極と対向基板（図示せず）上の対向電極３７との
間に封入される液晶セルにて構成される静電容量である
。従来の技術にて説明した様に、液晶による静電容量３
３以外に、補助容量としてアクティブマトリクス基板に
形成される容量を付加しても良い。３４ａ〜３４ｃ及び
３５ａ〜３５ｃは各々ｎ型及びｐ型ＴＦＴを駆動するた
めのゲートバスラインであり、３６ａ〜３６ｃは画像信
号を入力するためのソースバスラインである。３８及び
３９は各々ｎ型及びｐ型ＴＦＴのゲートパルス信号を出
力する垂直シフトレジスタであり、４０は画素用のＴＦ
Ｔの信号入力のための水平シフトレジスタである。これ
らのシフトレジスタはアクティブマトリクス基板上に画
素用のＴＦＴと同様のプロセスで形成されることもあれ
ば、別のＩＣとして作成し、実装されることもある。
【００１２】（図１）に示されるアクティブマトリクス
基板に（図２）の駆動パルスを印加した場合を次に説明
する。液晶ディスプレイの駆動方法としては、通常のテ
レビジョンシステムと同様にインタレース走査される場
合とされない場合があるが、どちらも場合においても本
発明の主旨は基本的には変わらないのでインタレース走
査されない場合で、（図１）のソースバスライン３６ａ
に接続されている画素群を代表例として説明する。
基板に（図２）の駆動パルスを印加した場合を次に説明
する。液晶ディスプレイの駆動方法としては、通常のテ
レビジョンシステムと同様にインタレース走査される場
合とされない場合があるが、どちらも場合においても本
発明の主旨は基本的には変わらないのでインタレース走
査されない場合で、（図１）のソースバスライン３６ａ
に接続されている画素群を代表例として説明する。
【００１３】時間ｔ０においてソース入力信号φｓの極
性が反転し、ゲートバスライン３４に順次ゲートパルス
φＧｎが印加されて行く。時間ｔ１において、ｎ型ＴＦ
Ｔ３１ａにゲートパルスが印加され静電容量３３ａに電
荷が充電され始める。△ｔ１後にｐ型ＴＦＴ３２ａにゲ
ートパルスφＧｐが印加され、静電容量３３ａに電荷が
より充電される。その後、ｎ型ＴＦＴが先にオフ状態と
なり（数３）で表されるような電圧シフトが生じるがｐ
型ＴＦＴがまだオン状態にあり再びφｓまで充電される
。時間ｔ２でｐ型ＴＦＴがオフ状態になるとき
性が反転し、ゲートバスライン３４に順次ゲートパルス
φＧｎが印加されて行く。時間ｔ１において、ｎ型ＴＦ
Ｔ３１ａにゲートパルスが印加され静電容量３３ａに電
荷が充電され始める。△ｔ１後にｐ型ＴＦＴ３２ａにゲ
ートパルスφＧｐが印加され、静電容量３３ａに電荷が
より充電される。その後、ｎ型ＴＦＴが先にオフ状態と
なり（数３）で表されるような電圧シフトが生じるがｐ
型ＴＦＴがまだオン状態にあり再びφｓまで充電される
。時間ｔ２でｐ型ＴＦＴがオフ状態になるとき
【００１４】
【数２】
【００１５】で示される電圧シフトが生じる。１フィー
ルド期間の後、今度は時間ｔ４において、ｐ型ＴＦＴ３
２ａにゲートパルスが印加され静電容量３３ａに電荷が
充電され始める。△ｔ２後にｎ型ＴＦＴ３１ａにゲート
パルスφＧｎが印加され、静電容量３３ａに電荷がより
充電される。その後、ｐ型ＴＦＴが先にオフ状態となり
（数２）で表されるような電圧シフトが生じるがｎ型Ｔ
ＦＴがまだオン状態にあり再び充電される。時間ｔ５で
ｐ型ＴＦＴがオフ状態になるとき
ルド期間の後、今度は時間ｔ４において、ｐ型ＴＦＴ３
２ａにゲートパルスが印加され静電容量３３ａに電荷が
充電され始める。△ｔ２後にｎ型ＴＦＴ３１ａにゲート
パルスφＧｎが印加され、静電容量３３ａに電荷がより
充電される。その後、ｐ型ＴＦＴが先にオフ状態となり
（数２）で表されるような電圧シフトが生じるがｎ型Ｔ
ＦＴがまだオン状態にあり再び充電される。時間ｔ５で
ｐ型ＴＦＴがオフ状態になるとき
【００１６】
【数３】
【００１７】で示される電圧シフトが生じる。その結果
、ソース信号φｓの極性の異なる二つのフィールド期間
の画素の電圧は、（図２）のＶｓで示されるようにフィ
ールド毎に寄生容量に起因する電圧シフトが互いに逆方
向となり、互いに打ち消し合うこととなりＤＣオフセッ
トが緩和される。
、ソース信号φｓの極性の異なる二つのフィールド期間
の画素の電圧は、（図２）のＶｓで示されるようにフィ
ールド毎に寄生容量に起因する電圧シフトが互いに逆方
向となり、互いに打ち消し合うこととなりＤＣオフセッ
トが緩和される。
【００１８】さてこの時、（数２）と（数３）で表され
る△Ｖｐと△Ｖｎが等しくなるようにｎ型ＴＦＴ３１ａ
とｐ型ＴＦＴ３２ａに印加されるゲートパルスφＧｎ及
びφＧｐの高さを調整するか、或はｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａの形状を変え、ゲート・ドレイン間の
寄生容量ＣＰをそれぞれ変化させればＤＣオフセットを
完全に打ち消すことも可能である。
る△Ｖｐと△Ｖｎが等しくなるようにｎ型ＴＦＴ３１ａ
とｐ型ＴＦＴ３２ａに印加されるゲートパルスφＧｎ及
びφＧｐの高さを調整するか、或はｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａの形状を変え、ゲート・ドレイン間の
寄生容量ＣＰをそれぞれ変化させればＤＣオフセットを
完全に打ち消すことも可能である。
【００１９】次に（図３）で示される実施例を説明する
。時間ｔ０においてソース入力信号φｓの極性が反転し
、ゲートバスライン３４に順次ゲートパルスφＧｎが印
加されて行く。時間ｔ１において、ｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａとに同時にゲートパルスφＧｎとφＧ
ｐが印加され静電容量３３ａに電荷が充電され始める。 その後、ｎ型ＴＦＴが先にオフ状態となり（数３）で表
されるような電圧シフトが生じるがｐ型ＴＦＴがまだオ
ン状態にあり再びφｓまで充電される。時間ｔ２でｐ型
ＴＦＴがオフ状態になるとき（数２）で示される電圧シ
フトが生じる。
。時間ｔ０においてソース入力信号φｓの極性が反転し
、ゲートバスライン３４に順次ゲートパルスφＧｎが印
加されて行く。時間ｔ１において、ｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａとに同時にゲートパルスφＧｎとφＧ
ｐが印加され静電容量３３ａに電荷が充電され始める。 その後、ｎ型ＴＦＴが先にオフ状態となり（数３）で表
されるような電圧シフトが生じるがｐ型ＴＦＴがまだオ
ン状態にあり再びφｓまで充電される。時間ｔ２でｐ型
ＴＦＴがオフ状態になるとき（数２）で示される電圧シ
フトが生じる。
【００２０】１フィールド期間の後、今度は時間ｔ４に
おいて、ｎ型ＴＦＴ３１ａとｐ型ＴＦＴ３２ａとに同時
にゲートパルスφＧｎとφＧｐが印加され静電容量３３
ａに電荷が充電され始める。その後、ｐ型ＴＦＴが先に
オフ状態となり（数２）で表されるような電圧シフトが
生じるがｎ型ＴＦＴがまだオン状態にあり再び充電され
る。時間ｔ５でｐ型ＴＦＴがオフ状態になるとき（数３
）で示される電圧シフトが生じる。その結果、ソース信
号φｓの極性の異なる二つのフィールド期間の画素の電
圧は、（図２）のＶｓで示されるようにフィールド毎に
寄生容量に起因する電圧シフトが互いに逆方向となり、
互いに打ち消し合うこととなりＤＣオフセットが緩和さ
れる。
おいて、ｎ型ＴＦＴ３１ａとｐ型ＴＦＴ３２ａとに同時
にゲートパルスφＧｎとφＧｐが印加され静電容量３３
ａに電荷が充電され始める。その後、ｐ型ＴＦＴが先に
オフ状態となり（数２）で表されるような電圧シフトが
生じるがｎ型ＴＦＴがまだオン状態にあり再び充電され
る。時間ｔ５でｐ型ＴＦＴがオフ状態になるとき（数３
）で示される電圧シフトが生じる。その結果、ソース信
号φｓの極性の異なる二つのフィールド期間の画素の電
圧は、（図２）のＶｓで示されるようにフィールド毎に
寄生容量に起因する電圧シフトが互いに逆方向となり、
互いに打ち消し合うこととなりＤＣオフセットが緩和さ
れる。
【００２１】さてこの時、（数２）と（数３）で表され
る△Ｖｐと△Ｖｎが等しくなるようにｎ型ＴＦＴ３１ａ
とｐ型ＴＦＴ３２ａに印加されるゲートパルスφＧｎ及
びφＧｐの高さを調整するか、或はｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａの形状を変え、ゲート・ドレイン間の
寄生容量ＣＰをそれぞれ変化させればＤＣオフセットを
完全に打ち消すことも可能である。
る△Ｖｐと△Ｖｎが等しくなるようにｎ型ＴＦＴ３１ａ
とｐ型ＴＦＴ３２ａに印加されるゲートパルスφＧｎ及
びφＧｐの高さを調整するか、或はｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａの形状を変え、ゲート・ドレイン間の
寄生容量ＣＰをそれぞれ変化させればＤＣオフセットを
完全に打ち消すことも可能である。
【００２２】次に（図４）で示される実施例を説明する
。時間ｔ０においてソース入力信号φｓの極性が反転し
、ゲートバスライン３４に順次ゲートパルスφＧｎが印
加されて行く。画素の静電容量３３ａが走査される１Ｈ
（水平走査期間）期間前の時間ｔ１において、ｎ型ＴＦ
Ｔ３１ａにゲートパルスが印加され静電容量３３ａに電
荷が充電され始める。１Ｈ期間後のｔ２以前にｎ型ＴＦ
Ｔ３１ａはオフ状態となり（数３）で表されるような電
圧シフトが生じる。時間ｔ２にｐ型ＴＦＴ３２ａにゲー
トパルスφＧｐが印加され、静電容量３３ａに電荷が再
びφｓまで充電される。時間ｔ３でｐ型ＴＦＴがオフ状
態になるとき（数２）で示される電圧シフトが生じる。
。時間ｔ０においてソース入力信号φｓの極性が反転し
、ゲートバスライン３４に順次ゲートパルスφＧｎが印
加されて行く。画素の静電容量３３ａが走査される１Ｈ
（水平走査期間）期間前の時間ｔ１において、ｎ型ＴＦ
Ｔ３１ａにゲートパルスが印加され静電容量３３ａに電
荷が充電され始める。１Ｈ期間後のｔ２以前にｎ型ＴＦ
Ｔ３１ａはオフ状態となり（数３）で表されるような電
圧シフトが生じる。時間ｔ２にｐ型ＴＦＴ３２ａにゲー
トパルスφＧｐが印加され、静電容量３３ａに電荷が再
びφｓまで充電される。時間ｔ３でｐ型ＴＦＴがオフ状
態になるとき（数２）で示される電圧シフトが生じる。
【００２３】１フィールド期間の後、今度は画素の静電
容量３３ａが走査される１Ｈ（水平走査期間）期間前の
時間ｔ５において、ｐ型ＴＦＴ３２ａにゲートパルスが
印加され静電容量３３ａに電荷が充電され始める。１Ｈ
期間後のｔ６以前にｐ型ＴＦＴ３２ａはオフ状態となり
（数２）で表されるような電圧シフトが生じる。時間ｔ
６にｎ型ＴＦＴ３２ａにゲートパルスφＧｎが印加され
、静電容量３３ａに電荷が再びφｓまで充電される。時
間ｔ７でｎ型ＴＦＴがオフ状態になるとき（数３）で示
される電圧シフトが生じる。 その結果、ソース信号φｓの極性の異なる二つのフィー
ルド期間の画素の電圧は、（図２）のＶｓで示されるよ
うにフィールド毎に寄生容量に起因する電圧シフトが互
いに逆方向となり、互いに打ち消し合うこととなりＤＣ
オフセットが緩和される。
容量３３ａが走査される１Ｈ（水平走査期間）期間前の
時間ｔ５において、ｐ型ＴＦＴ３２ａにゲートパルスが
印加され静電容量３３ａに電荷が充電され始める。１Ｈ
期間後のｔ６以前にｐ型ＴＦＴ３２ａはオフ状態となり
（数２）で表されるような電圧シフトが生じる。時間ｔ
６にｎ型ＴＦＴ３２ａにゲートパルスφＧｎが印加され
、静電容量３３ａに電荷が再びφｓまで充電される。時
間ｔ７でｎ型ＴＦＴがオフ状態になるとき（数３）で示
される電圧シフトが生じる。 その結果、ソース信号φｓの極性の異なる二つのフィー
ルド期間の画素の電圧は、（図２）のＶｓで示されるよ
うにフィールド毎に寄生容量に起因する電圧シフトが互
いに逆方向となり、互いに打ち消し合うこととなりＤＣ
オフセットが緩和される。
【００２４】さてこの時、（数１）と（数２）で表され
る△Ｖｐと△Ｖｎが等しくなるようにｎ型ＴＦＴ３１ａ
とｐ型ＴＦＴ３２ａに印加されるゲートパルスφＧｎ及
びφＧｐの高さを調整するか、或はｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａの形状を変え、ゲート・ドレイン間の
寄生容量ＣＰをそれぞれ変化させればＤＣオフセットを
完全に打ち消すことも可能である。
る△Ｖｐと△Ｖｎが等しくなるようにｎ型ＴＦＴ３１ａ
とｐ型ＴＦＴ３２ａに印加されるゲートパルスφＧｎ及
びφＧｐの高さを調整するか、或はｎ型ＴＦＴ３１ａと
ｐ型ＴＦＴ３２ａの形状を変え、ゲート・ドレイン間の
寄生容量ＣＰをそれぞれ変化させればＤＣオフセットを
完全に打ち消すことも可能である。
【００２５】ところで、上記の実施例においてはｎ型Ｔ
ＦＴとｐ型ＴＦＴのゲートパルスのオフの時間が異なる
場合について説明したが、各々の実施例においてオフの
時間を同時にしても良い。この場合、同時に逆極性のシ
フトの発生によりＤＣオフセットは互いに打ち消される
こととなる。
ＦＴとｐ型ＴＦＴのゲートパルスのオフの時間が異なる
場合について説明したが、各々の実施例においてオフの
時間を同時にしても良い。この場合、同時に逆極性のシ
フトの発生によりＤＣオフセットは互いに打ち消される
こととなる。
【００２６】次に、本発明に懸かるアクティブマトリク
ス基板の製造方法について（図５）を用いて説明する。
ス基板の製造方法について（図５）を用いて説明する。
【００２７】石英やコーニング＃７０５９等の透光性基
板５０に緩衝層５１として二酸化珪素あるいは窒化珪素
を形成し、その上にプラズマＣＶＤ法により非晶質珪素
５２及び酸化珪素或は窒化珪素或はこれらの混合物や金
属酸化物による誘電体薄膜５３を連続形成する（図５（
ａ））。この基板を加熱処理或はエネルギービーム処理
５４、或はこれらの複合処理を施すことにより非晶質珪
素５２を多結晶珪素５５に変化させる（図５（ｂ））。 加熱処理としては真空中或は不活性ガス中にて熱処理さ
れ、ニクロム等の抵抗加熱装置やランプアニール装置を
用いて行われる。一方、エネルギービームとしてはアル
ゴンイオンレーザやエキシマーレーザを用いると良い。 この誘電体薄膜５３と多結晶珪素薄膜５５を写真触刻技
術を用いて所定の領域を除いて除去する（図５（ｃ））
。この基板上に、酸化珪素或は窒化珪素或はこれらの混
合物による誘電体薄膜５６と不純物をドーピングした多
結晶珪素薄膜或は金属薄膜による導電体層５７を形成す
る（図５（ｄ））。導電体層５７及び誘電体薄膜５３、
５６を所定の領域以外を除去した後、イオン注入装置や
イオンシャワー装置により不純物イオン５８を基板に注
入し、活性化処理を行ってｎ型或はｐ型ＴＦＴのソース
・ドレイン領域５９を形成する（図５（ｅ））。層間絶
縁体６０を形成後（図５（ｆ））、層間絶縁体６０と導
電体層５７と誘電体薄膜５３、５６を所定の領域を残し
て除去し、再び不純物イオン６１を注入し、活性化処理
を行ってｐ型或はｎ型ＴＦＴのソース・ドレイン領域６
２を形成する（図５（ｇ））。上記の不純物イオン５８
、６１は、どちらかを燐イオンで、もう一方をほう素イ
オンとすれば、ｎ型とｐ型の一対のＴＦＴが形成できる
。再び層間絶縁体６３を基板全面に形成後、ＴＦＴのソ
ース・ドレイン領域上その他の層間絶縁体を除去し（図
５（ｈ））、基板上の一部領域に画素電極６４となる透
明導電膜と、アルミニウム等の金属にてソース・ドレイ
ン領域等のメタライゼイション６５を行う。この時ｎ型
ＴＦＴとｐ型ＴＦＴのドレイン電極は画素電極６４を介
して電気的に接続される（図５（ｉ））。この様にして
本発明に懸かるアクティブマトリクス基板が作成される
。
板５０に緩衝層５１として二酸化珪素あるいは窒化珪素
を形成し、その上にプラズマＣＶＤ法により非晶質珪素
５２及び酸化珪素或は窒化珪素或はこれらの混合物や金
属酸化物による誘電体薄膜５３を連続形成する（図５（
ａ））。この基板を加熱処理或はエネルギービーム処理
５４、或はこれらの複合処理を施すことにより非晶質珪
素５２を多結晶珪素５５に変化させる（図５（ｂ））。 加熱処理としては真空中或は不活性ガス中にて熱処理さ
れ、ニクロム等の抵抗加熱装置やランプアニール装置を
用いて行われる。一方、エネルギービームとしてはアル
ゴンイオンレーザやエキシマーレーザを用いると良い。 この誘電体薄膜５３と多結晶珪素薄膜５５を写真触刻技
術を用いて所定の領域を除いて除去する（図５（ｃ））
。この基板上に、酸化珪素或は窒化珪素或はこれらの混
合物による誘電体薄膜５６と不純物をドーピングした多
結晶珪素薄膜或は金属薄膜による導電体層５７を形成す
る（図５（ｄ））。導電体層５７及び誘電体薄膜５３、
５６を所定の領域以外を除去した後、イオン注入装置や
イオンシャワー装置により不純物イオン５８を基板に注
入し、活性化処理を行ってｎ型或はｐ型ＴＦＴのソース
・ドレイン領域５９を形成する（図５（ｅ））。層間絶
縁体６０を形成後（図５（ｆ））、層間絶縁体６０と導
電体層５７と誘電体薄膜５３、５６を所定の領域を残し
て除去し、再び不純物イオン６１を注入し、活性化処理
を行ってｐ型或はｎ型ＴＦＴのソース・ドレイン領域６
２を形成する（図５（ｇ））。上記の不純物イオン５８
、６１は、どちらかを燐イオンで、もう一方をほう素イ
オンとすれば、ｎ型とｐ型の一対のＴＦＴが形成できる
。再び層間絶縁体６３を基板全面に形成後、ＴＦＴのソ
ース・ドレイン領域上その他の層間絶縁体を除去し（図
５（ｈ））、基板上の一部領域に画素電極６４となる透
明導電膜と、アルミニウム等の金属にてソース・ドレイ
ン領域等のメタライゼイション６５を行う。この時ｎ型
ＴＦＴとｐ型ＴＦＴのドレイン電極は画素電極６４を介
して電気的に接続される（図５（ｉ））。この様にして
本発明に懸かるアクティブマトリクス基板が作成される
。
【００２８】
【発明の効果】本発明を用いるなら、寄生容量に起因す
るオフセット電圧の発生を低減或は防止でき、液晶セル
に不要なＤＣ電圧が印加されない。従って、液晶ディス
プレイの信頼性の向上や画像焼き付きの防止等表示品質
の向上もはかれる。また、一つの画素に二つのＴＦＴが
あるから一方のトランジスタに欠陥があっても点欠陥と
なりにくく、歩留まりの向上も図れる。さらに、寄生容
量による電圧シフトを利用することにより、液晶に印加
される電圧を増加させることができ駆動回路の低電圧化
もはかれる。
るオフセット電圧の発生を低減或は防止でき、液晶セル
に不要なＤＣ電圧が印加されない。従って、液晶ディス
プレイの信頼性の向上や画像焼き付きの防止等表示品質
の向上もはかれる。また、一つの画素に二つのＴＦＴが
あるから一方のトランジスタに欠陥があっても点欠陥と
なりにくく、歩留まりの向上も図れる。さらに、寄生容
量による電圧シフトを利用することにより、液晶に印加
される電圧を増加させることができ駆動回路の低電圧化
もはかれる。
【図１】本発明の実施例のアクティブマトリクス基板の
等価回路図である。
等価回路図である。
【図２】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
駆動パルス波形図である。
【図３】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
駆動パルス波形図である。
【図４】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
駆動パルス波形図である。
【図５】本発明の実施例のアクティブマトリクス基板の
製造方法を示す図である。
製造方法を示す図である。
【図６】アクティブマトリクス基板の等価回路図の従来
例を示す図である。
例を示す図である。
【図７】従来のアクティブマトリクス基板の平面図と断
面図である。
面図である。
【図８】従来のアクティブマトリクス型液晶ディスプレ
イの断面図である。
イの断面図である。
３１ ｎ型薄膜トランジスタ
３２ ｐ型薄膜トランジスタ
３３ 液晶セルによる静電容量
３４ ｎ型薄膜トランジスタのゲートバスライン３５
ｐ型薄膜トランジスタのゲートバスライン３７
対向電極
ｐ型薄膜トランジスタのゲートバスライン３７
対向電極
Claims (9)
- 【請求項１】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
ｐ型とｎ型薄膜トランジスタを有することを特徴とする
アクティブマトリクス基板。 - 【請求項２】 一つの画素単位のｐ型とｎ型薄膜トラ
ンジスタのそれぞれのドレイン電極が画素電極を介して
電気的に共通接続される請求項１記載のアクティブマト
リクス基板。 - 【請求項３】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
ｐ型とｎ型薄膜トランジスタを有し、前記ｐ型薄膜トラ
ンジスタとｎ型トランジスタのゲート電極に印加される
パルスに位相のずれをもたせることを特徴とするアクテ
ィブマトリクス基板の駆動方法。 - 【請求項４】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
ｐ型とｎ型薄膜トランジスタを有し、前記ｐ型薄膜トラ
ンジスタとｎ型トランジスタのゲート電極に印加される
パルスが同時にオフすることを特徴とするアクティブマ
トリクス基板の駆動方法。 - 【請求項５】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
ｐ型とｎ型薄膜トランジスタを有し、前期ｐ型薄膜トラ
ンジスタとｎ型薄膜トランジスタのゲート電極に印加さ
れるパルス幅が異なることを特徴とするアクティブマト
リクス基板の駆動方法。 - 【請求項６】 ｐ型薄膜トランジスタとｎ型薄膜トラ
ンジスタのゲート電極に印加されるパルスの高さが異な
る請求項３から５に記載のアクティブマトリクス基板の
駆動方法。 - 【請求項７】 フィールド或はフレーム毎にゲートパ
ルス幅が異なる特許請求の範囲第５項記載のアクティブ
マトリクス基板の駆動方法。 - 【請求項８】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
ｐ型とｎ型薄膜トランジスタを有し、かつこれらの薄膜
トランジスタがレーザ光により処理されることを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項９】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
ｐ型とｎ型薄膜トランジスタを有し、これらの薄膜トラ
ンジスタのそれぞれのドレイン電極が画素電極を介して
電気的に共通接続され、一つの画素のｐ型またはｎ型の
薄膜トランジスタの片方に前記画素が走査される水平走
査期間の以前にゲート電圧が印加されることを特徴とす
るアクティブマトリクス基板の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP264091A JP2979655B2 (ja) | 1991-01-14 | 1991-01-14 | アクティブマトリクス基板の駆動方法 |
| US07/818,573 US5351145A (en) | 1991-01-14 | 1992-01-09 | Active matrix substrate device and related method |
| DE69228886T DE69228886T2 (de) | 1991-01-14 | 1992-01-13 | Actives Matrixsubstrat und zugehöriges Verfahren |
| EP92100442A EP0495428B1 (en) | 1991-01-14 | 1992-01-13 | Active matrix substrate device and related method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP264091A JP2979655B2 (ja) | 1991-01-14 | 1991-01-14 | アクティブマトリクス基板の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241326A true JPH04241326A (ja) | 1992-08-28 |
| JP2979655B2 JP2979655B2 (ja) | 1999-11-15 |
Family
ID=11534975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP264091A Expired - Fee Related JP2979655B2 (ja) | 1991-01-14 | 1991-01-14 | アクティブマトリクス基板の駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5351145A (ja) |
| EP (1) | EP0495428B1 (ja) |
| JP (1) | JP2979655B2 (ja) |
| DE (1) | DE69228886T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009198981A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置の駆動方法、電気光学装置および電子機器 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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