JPH04241326A - アクティブマトリクス基板の駆動方法 - Google Patents
アクティブマトリクス基板の駆動方法Info
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- JPH04241326A JPH04241326A JP3002640A JP264091A JPH04241326A JP H04241326 A JPH04241326 A JP H04241326A JP 3002640 A JP3002640 A JP 3002640A JP 264091 A JP264091 A JP 264091A JP H04241326 A JPH04241326 A JP H04241326A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、主に映像表示用液晶テ
レビやコンピュ−タ端末用ディスプレイ等で用いられる
液晶表示装置に関するものである。
レビやコンピュ−タ端末用ディスプレイ等で用いられる
液晶表示装置に関するものである。
【0002】
【従来の技術】近年、液晶表示装置への応用をめざして
透光性基板上に薄膜トランジスタ(以下TFTと略称す
る)を形成するアクティブマトリクス基板の開発が活発
である。この様なアクティブマトリクス基板の構成を(
図6)を用いて説明する。1は多結晶シリコン或は非晶
質シリコンを、その一構成要素とする透光性基板(図示
せず)上に形成したTFT,2はTFT1のドレインに
電気的に接続した透明電極と、カラ−フィルタを形成す
る透光性基板上の透明な対向電極との間に液晶を注入し
た液晶表示体であり、この液晶表示体2は映像表示領域
3の各画素と対応する位置にに配置されており、液晶に
よる静電容量以外に、補助容量としてアクティブマトリ
クス基板に形成される容量が付加されることもある。 4はTFT1のゲ−ト電極に接続したゲート配線、5は
TFT1のソース電極に接続したソ−ス配線である。
透光性基板上に薄膜トランジスタ(以下TFTと略称す
る)を形成するアクティブマトリクス基板の開発が活発
である。この様なアクティブマトリクス基板の構成を(
図6)を用いて説明する。1は多結晶シリコン或は非晶
質シリコンを、その一構成要素とする透光性基板(図示
せず)上に形成したTFT,2はTFT1のドレインに
電気的に接続した透明電極と、カラ−フィルタを形成す
る透光性基板上の透明な対向電極との間に液晶を注入し
た液晶表示体であり、この液晶表示体2は映像表示領域
3の各画素と対応する位置にに配置されており、液晶に
よる静電容量以外に、補助容量としてアクティブマトリ
クス基板に形成される容量が付加されることもある。 4はTFT1のゲ−ト電極に接続したゲート配線、5は
TFT1のソース電極に接続したソ−ス配線である。
【0003】上記のようなアクティブマトリクス基板の
一構成要素であるTFTの構成を(図7)を用いて以下
に説明する。(図7(a))は一個の逆スタガ構造を有
するTFTの平面図であり、(図7(b))はTFTの
A−B間の断面図である。6は透光性基板であるガラス
基板であり、7はゲ−ト電極である。9、10、及び1
1はそれぞれゲ−ト絶縁体層、半導体層、及びパッシベ
イション層である。14及び15は、それぞれドレイン
電極及びソース電極である。 12は半導体層10と
ソース・ドレイン電極15、14とオーミック接触をと
るためのn+半導体層である。17はドレイン電極14
と共通接続された透明電極であり、液晶層に電圧を印加
する画素電極となっている。
一構成要素であるTFTの構成を(図7)を用いて以下
に説明する。(図7(a))は一個の逆スタガ構造を有
するTFTの平面図であり、(図7(b))はTFTの
A−B間の断面図である。6は透光性基板であるガラス
基板であり、7はゲ−ト電極である。9、10、及び1
1はそれぞれゲ−ト絶縁体層、半導体層、及びパッシベ
イション層である。14及び15は、それぞれドレイン
電極及びソース電極である。 12は半導体層10と
ソース・ドレイン電極15、14とオーミック接触をと
るためのn+半導体層である。17はドレイン電極14
と共通接続された透明電極であり、液晶層に電圧を印加
する画素電極となっている。
【0004】このようなアクティブマトリクス基板を用
いた液晶表示装置を(図8)を用いて以下に説明する。 透光性基板20上の透明電極21を形成した対向基板と
上記アクティブマトリクス基板との間には、ねじれ配向
処理をしたTN(ツイストネマティック)液晶が封入さ
れ、さらに二つの透光性基板の一方の面には、各々偏光
板が張られ液晶表示装置となる。
いた液晶表示装置を(図8)を用いて以下に説明する。 透光性基板20上の透明電極21を形成した対向基板と
上記アクティブマトリクス基板との間には、ねじれ配向
処理をしたTN(ツイストネマティック)液晶が封入さ
れ、さらに二つの透光性基板の一方の面には、各々偏光
板が張られ液晶表示装置となる。
【0005】
【発明が解決しようとする課題】上記のようなアクティ
ブマトリクス基板に於いては、n型の薄膜トランジスタ
が1画素当り一個或は複数個形成される。この時、薄膜
トランジスタのゲート電極とドレイン領域間に生ずる寄
生容量によりゲートパルスがオフするときにドレイン電
極電位はシフトする。液晶ディスプレイの場合このシフ
ト電圧量△Vは、1画素当りの液晶セルの静電容量をC
LC、補助容量の値をCST、薄膜トランジスタの寄生
容量をCP及びゲート電圧の高さをVP−Pとしたとき
ブマトリクス基板に於いては、n型の薄膜トランジスタ
が1画素当り一個或は複数個形成される。この時、薄膜
トランジスタのゲート電極とドレイン領域間に生ずる寄
生容量によりゲートパルスがオフするときにドレイン電
極電位はシフトする。液晶ディスプレイの場合このシフ
ト電圧量△Vは、1画素当りの液晶セルの静電容量をC
LC、補助容量の値をCST、薄膜トランジスタの寄生
容量をCP及びゲート電圧の高さをVP−Pとしたとき
【0006】
【数1】
【0007】で表せる。この電圧シフトは常に同じ方向
(この場合はマイナス方向)であるため液晶セル印加電
圧ににはDCオフセット電圧が存在し、液晶ディスプレ
イの動作信頼性の低下や画像の焼付き等の表示品質の低
下の原因となる。
(この場合はマイナス方向)であるため液晶セル印加電
圧ににはDCオフセット電圧が存在し、液晶ディスプレ
イの動作信頼性の低下や画像の焼付き等の表示品質の低
下の原因となる。
【0008】
【課題を解決するための手段】1画素単位当りn型及び
p型薄膜トランジスタを各々一個以上形成し、各々の薄
膜トランジスタのゲート電極に印加するパルスタイミン
グ或はパルスの大きさを調整する。
p型薄膜トランジスタを各々一個以上形成し、各々の薄
膜トランジスタのゲート電極に印加するパルスタイミン
グ或はパルスの大きさを調整する。
【0009】
【作用】上記手段により、寄生容量に起因するオフセッ
ト電圧の発生を低減或は抑制する。この結果、液晶セル
に不要なDC電圧が印加されないので、液晶ディスプレ
イの信頼性の向上や画像焼き付きの防止等表示品質の向
上もはかれる。
ト電圧の発生を低減或は抑制する。この結果、液晶セル
に不要なDC電圧が印加されないので、液晶ディスプレ
イの信頼性の向上や画像焼き付きの防止等表示品質の向
上もはかれる。
【0010】
【実施例】以下図面にしたがって本発明の実施例を説明
する。
する。
【0011】(図1)は本発明にかかるアクティブマト
リクス基板の等価回路図であり、(図2)から(図4)
は(図1)のアクティブマトリクス基板の駆動パルス波
形である。(図1)に於て、31a〜31iはn型の画
素用薄膜トランジスタ(以下TFTと称する)、32a
〜32iはp型の画素用TFTである。33a〜33i
は各画素のTFTのドレイン電極に電気的に接続された
透明電極と対向基板(図示せず)上の対向電極37との
間に封入される液晶セルにて構成される静電容量である
。従来の技術にて説明した様に、液晶による静電容量3
3以外に、補助容量としてアクティブマトリクス基板に
形成される容量を付加しても良い。34a〜34c及び
35a〜35cは各々n型及びp型TFTを駆動するた
めのゲートバスラインであり、36a〜36cは画像信
号を入力するためのソースバスラインである。38及び
39は各々n型及びp型TFTのゲートパルス信号を出
力する垂直シフトレジスタであり、40は画素用のTF
Tの信号入力のための水平シフトレジスタである。これ
らのシフトレジスタはアクティブマトリクス基板上に画
素用のTFTと同様のプロセスで形成されることもあれ
ば、別のICとして作成し、実装されることもある。
リクス基板の等価回路図であり、(図2)から(図4)
は(図1)のアクティブマトリクス基板の駆動パルス波
形である。(図1)に於て、31a〜31iはn型の画
素用薄膜トランジスタ(以下TFTと称する)、32a
〜32iはp型の画素用TFTである。33a〜33i
は各画素のTFTのドレイン電極に電気的に接続された
透明電極と対向基板(図示せず)上の対向電極37との
間に封入される液晶セルにて構成される静電容量である
。従来の技術にて説明した様に、液晶による静電容量3
3以外に、補助容量としてアクティブマトリクス基板に
形成される容量を付加しても良い。34a〜34c及び
35a〜35cは各々n型及びp型TFTを駆動するた
めのゲートバスラインであり、36a〜36cは画像信
号を入力するためのソースバスラインである。38及び
39は各々n型及びp型TFTのゲートパルス信号を出
力する垂直シフトレジスタであり、40は画素用のTF
Tの信号入力のための水平シフトレジスタである。これ
らのシフトレジスタはアクティブマトリクス基板上に画
素用のTFTと同様のプロセスで形成されることもあれ
ば、別のICとして作成し、実装されることもある。
【0012】(図1)に示されるアクティブマトリクス
基板に(図2)の駆動パルスを印加した場合を次に説明
する。液晶ディスプレイの駆動方法としては、通常のテ
レビジョンシステムと同様にインタレース走査される場
合とされない場合があるが、どちらも場合においても本
発明の主旨は基本的には変わらないのでインタレース走
査されない場合で、(図1)のソースバスライン36a
に接続されている画素群を代表例として説明する。
基板に(図2)の駆動パルスを印加した場合を次に説明
する。液晶ディスプレイの駆動方法としては、通常のテ
レビジョンシステムと同様にインタレース走査される場
合とされない場合があるが、どちらも場合においても本
発明の主旨は基本的には変わらないのでインタレース走
査されない場合で、(図1)のソースバスライン36a
に接続されている画素群を代表例として説明する。
【0013】時間t0においてソース入力信号φsの極
性が反転し、ゲートバスライン34に順次ゲートパルス
φGnが印加されて行く。時間t1において、n型TF
T31aにゲートパルスが印加され静電容量33aに電
荷が充電され始める。△t1後にp型TFT32aにゲ
ートパルスφGpが印加され、静電容量33aに電荷が
より充電される。その後、n型TFTが先にオフ状態と
なり(数3)で表されるような電圧シフトが生じるがp
型TFTがまだオン状態にあり再びφsまで充電される
。時間t2でp型TFTがオフ状態になるとき
性が反転し、ゲートバスライン34に順次ゲートパルス
φGnが印加されて行く。時間t1において、n型TF
T31aにゲートパルスが印加され静電容量33aに電
荷が充電され始める。△t1後にp型TFT32aにゲ
ートパルスφGpが印加され、静電容量33aに電荷が
より充電される。その後、n型TFTが先にオフ状態と
なり(数3)で表されるような電圧シフトが生じるがp
型TFTがまだオン状態にあり再びφsまで充電される
。時間t2でp型TFTがオフ状態になるとき
【0014】
【数2】
【0015】で示される電圧シフトが生じる。1フィー
ルド期間の後、今度は時間t4において、p型TFT3
2aにゲートパルスが印加され静電容量33aに電荷が
充電され始める。△t2後にn型TFT31aにゲート
パルスφGnが印加され、静電容量33aに電荷がより
充電される。その後、p型TFTが先にオフ状態となり
(数2)で表されるような電圧シフトが生じるがn型T
FTがまだオン状態にあり再び充電される。時間t5で
p型TFTがオフ状態になるとき
ルド期間の後、今度は時間t4において、p型TFT3
2aにゲートパルスが印加され静電容量33aに電荷が
充電され始める。△t2後にn型TFT31aにゲート
パルスφGnが印加され、静電容量33aに電荷がより
充電される。その後、p型TFTが先にオフ状態となり
(数2)で表されるような電圧シフトが生じるがn型T
FTがまだオン状態にあり再び充電される。時間t5で
p型TFTがオフ状態になるとき
【0016】
【数3】
【0017】で示される電圧シフトが生じる。その結果
、ソース信号φsの極性の異なる二つのフィールド期間
の画素の電圧は、(図2)のVsで示されるようにフィ
ールド毎に寄生容量に起因する電圧シフトが互いに逆方
向となり、互いに打ち消し合うこととなりDCオフセッ
トが緩和される。
、ソース信号φsの極性の異なる二つのフィールド期間
の画素の電圧は、(図2)のVsで示されるようにフィ
ールド毎に寄生容量に起因する電圧シフトが互いに逆方
向となり、互いに打ち消し合うこととなりDCオフセッ
トが緩和される。
【0018】さてこの時、(数2)と(数3)で表され
る△Vpと△Vnが等しくなるようにn型TFT31a
とp型TFT32aに印加されるゲートパルスφGn及
びφGpの高さを調整するか、或はn型TFT31aと
p型TFT32aの形状を変え、ゲート・ドレイン間の
寄生容量CPをそれぞれ変化させればDCオフセットを
完全に打ち消すことも可能である。
る△Vpと△Vnが等しくなるようにn型TFT31a
とp型TFT32aに印加されるゲートパルスφGn及
びφGpの高さを調整するか、或はn型TFT31aと
p型TFT32aの形状を変え、ゲート・ドレイン間の
寄生容量CPをそれぞれ変化させればDCオフセットを
完全に打ち消すことも可能である。
【0019】次に(図3)で示される実施例を説明する
。時間t0においてソース入力信号φsの極性が反転し
、ゲートバスライン34に順次ゲートパルスφGnが印
加されて行く。時間t1において、n型TFT31aと
p型TFT32aとに同時にゲートパルスφGnとφG
pが印加され静電容量33aに電荷が充電され始める。 その後、n型TFTが先にオフ状態となり(数3)で表
されるような電圧シフトが生じるがp型TFTがまだオ
ン状態にあり再びφsまで充電される。時間t2でp型
TFTがオフ状態になるとき(数2)で示される電圧シ
フトが生じる。
。時間t0においてソース入力信号φsの極性が反転し
、ゲートバスライン34に順次ゲートパルスφGnが印
加されて行く。時間t1において、n型TFT31aと
p型TFT32aとに同時にゲートパルスφGnとφG
pが印加され静電容量33aに電荷が充電され始める。 その後、n型TFTが先にオフ状態となり(数3)で表
されるような電圧シフトが生じるがp型TFTがまだオ
ン状態にあり再びφsまで充電される。時間t2でp型
TFTがオフ状態になるとき(数2)で示される電圧シ
フトが生じる。
【0020】1フィールド期間の後、今度は時間t4に
おいて、n型TFT31aとp型TFT32aとに同時
にゲートパルスφGnとφGpが印加され静電容量33
aに電荷が充電され始める。その後、p型TFTが先に
オフ状態となり(数2)で表されるような電圧シフトが
生じるがn型TFTがまだオン状態にあり再び充電され
る。時間t5でp型TFTがオフ状態になるとき(数3
)で示される電圧シフトが生じる。その結果、ソース信
号φsの極性の異なる二つのフィールド期間の画素の電
圧は、(図2)のVsで示されるようにフィールド毎に
寄生容量に起因する電圧シフトが互いに逆方向となり、
互いに打ち消し合うこととなりDCオフセットが緩和さ
れる。
おいて、n型TFT31aとp型TFT32aとに同時
にゲートパルスφGnとφGpが印加され静電容量33
aに電荷が充電され始める。その後、p型TFTが先に
オフ状態となり(数2)で表されるような電圧シフトが
生じるがn型TFTがまだオン状態にあり再び充電され
る。時間t5でp型TFTがオフ状態になるとき(数3
)で示される電圧シフトが生じる。その結果、ソース信
号φsの極性の異なる二つのフィールド期間の画素の電
圧は、(図2)のVsで示されるようにフィールド毎に
寄生容量に起因する電圧シフトが互いに逆方向となり、
互いに打ち消し合うこととなりDCオフセットが緩和さ
れる。
【0021】さてこの時、(数2)と(数3)で表され
る△Vpと△Vnが等しくなるようにn型TFT31a
とp型TFT32aに印加されるゲートパルスφGn及
びφGpの高さを調整するか、或はn型TFT31aと
p型TFT32aの形状を変え、ゲート・ドレイン間の
寄生容量CPをそれぞれ変化させればDCオフセットを
完全に打ち消すことも可能である。
る△Vpと△Vnが等しくなるようにn型TFT31a
とp型TFT32aに印加されるゲートパルスφGn及
びφGpの高さを調整するか、或はn型TFT31aと
p型TFT32aの形状を変え、ゲート・ドレイン間の
寄生容量CPをそれぞれ変化させればDCオフセットを
完全に打ち消すことも可能である。
【0022】次に(図4)で示される実施例を説明する
。時間t0においてソース入力信号φsの極性が反転し
、ゲートバスライン34に順次ゲートパルスφGnが印
加されて行く。画素の静電容量33aが走査される1H
(水平走査期間)期間前の時間t1において、n型TF
T31aにゲートパルスが印加され静電容量33aに電
荷が充電され始める。1H期間後のt2以前にn型TF
T31aはオフ状態となり(数3)で表されるような電
圧シフトが生じる。時間t2にp型TFT32aにゲー
トパルスφGpが印加され、静電容量33aに電荷が再
びφsまで充電される。時間t3でp型TFTがオフ状
態になるとき(数2)で示される電圧シフトが生じる。
。時間t0においてソース入力信号φsの極性が反転し
、ゲートバスライン34に順次ゲートパルスφGnが印
加されて行く。画素の静電容量33aが走査される1H
(水平走査期間)期間前の時間t1において、n型TF
T31aにゲートパルスが印加され静電容量33aに電
荷が充電され始める。1H期間後のt2以前にn型TF
T31aはオフ状態となり(数3)で表されるような電
圧シフトが生じる。時間t2にp型TFT32aにゲー
トパルスφGpが印加され、静電容量33aに電荷が再
びφsまで充電される。時間t3でp型TFTがオフ状
態になるとき(数2)で示される電圧シフトが生じる。
【0023】1フィールド期間の後、今度は画素の静電
容量33aが走査される1H(水平走査期間)期間前の
時間t5において、p型TFT32aにゲートパルスが
印加され静電容量33aに電荷が充電され始める。1H
期間後のt6以前にp型TFT32aはオフ状態となり
(数2)で表されるような電圧シフトが生じる。時間t
6にn型TFT32aにゲートパルスφGnが印加され
、静電容量33aに電荷が再びφsまで充電される。時
間t7でn型TFTがオフ状態になるとき(数3)で示
される電圧シフトが生じる。 その結果、ソース信号φsの極性の異なる二つのフィー
ルド期間の画素の電圧は、(図2)のVsで示されるよ
うにフィールド毎に寄生容量に起因する電圧シフトが互
いに逆方向となり、互いに打ち消し合うこととなりDC
オフセットが緩和される。
容量33aが走査される1H(水平走査期間)期間前の
時間t5において、p型TFT32aにゲートパルスが
印加され静電容量33aに電荷が充電され始める。1H
期間後のt6以前にp型TFT32aはオフ状態となり
(数2)で表されるような電圧シフトが生じる。時間t
6にn型TFT32aにゲートパルスφGnが印加され
、静電容量33aに電荷が再びφsまで充電される。時
間t7でn型TFTがオフ状態になるとき(数3)で示
される電圧シフトが生じる。 その結果、ソース信号φsの極性の異なる二つのフィー
ルド期間の画素の電圧は、(図2)のVsで示されるよ
うにフィールド毎に寄生容量に起因する電圧シフトが互
いに逆方向となり、互いに打ち消し合うこととなりDC
オフセットが緩和される。
【0024】さてこの時、(数1)と(数2)で表され
る△Vpと△Vnが等しくなるようにn型TFT31a
とp型TFT32aに印加されるゲートパルスφGn及
びφGpの高さを調整するか、或はn型TFT31aと
p型TFT32aの形状を変え、ゲート・ドレイン間の
寄生容量CPをそれぞれ変化させればDCオフセットを
完全に打ち消すことも可能である。
る△Vpと△Vnが等しくなるようにn型TFT31a
とp型TFT32aに印加されるゲートパルスφGn及
びφGpの高さを調整するか、或はn型TFT31aと
p型TFT32aの形状を変え、ゲート・ドレイン間の
寄生容量CPをそれぞれ変化させればDCオフセットを
完全に打ち消すことも可能である。
【0025】ところで、上記の実施例においてはn型T
FTとp型TFTのゲートパルスのオフの時間が異なる
場合について説明したが、各々の実施例においてオフの
時間を同時にしても良い。この場合、同時に逆極性のシ
フトの発生によりDCオフセットは互いに打ち消される
こととなる。
FTとp型TFTのゲートパルスのオフの時間が異なる
場合について説明したが、各々の実施例においてオフの
時間を同時にしても良い。この場合、同時に逆極性のシ
フトの発生によりDCオフセットは互いに打ち消される
こととなる。
【0026】次に、本発明に懸かるアクティブマトリク
ス基板の製造方法について(図5)を用いて説明する。
ス基板の製造方法について(図5)を用いて説明する。
【0027】石英やコーニング#7059等の透光性基
板50に緩衝層51として二酸化珪素あるいは窒化珪素
を形成し、その上にプラズマCVD法により非晶質珪素
52及び酸化珪素或は窒化珪素或はこれらの混合物や金
属酸化物による誘電体薄膜53を連続形成する(図5(
a))。この基板を加熱処理或はエネルギービーム処理
54、或はこれらの複合処理を施すことにより非晶質珪
素52を多結晶珪素55に変化させる(図5(b))。 加熱処理としては真空中或は不活性ガス中にて熱処理さ
れ、ニクロム等の抵抗加熱装置やランプアニール装置を
用いて行われる。一方、エネルギービームとしてはアル
ゴンイオンレーザやエキシマーレーザを用いると良い。 この誘電体薄膜53と多結晶珪素薄膜55を写真触刻技
術を用いて所定の領域を除いて除去する(図5(c))
。この基板上に、酸化珪素或は窒化珪素或はこれらの混
合物による誘電体薄膜56と不純物をドーピングした多
結晶珪素薄膜或は金属薄膜による導電体層57を形成す
る(図5(d))。導電体層57及び誘電体薄膜53、
56を所定の領域以外を除去した後、イオン注入装置や
イオンシャワー装置により不純物イオン58を基板に注
入し、活性化処理を行ってn型或はp型TFTのソース
・ドレイン領域59を形成する(図5(e))。層間絶
縁体60を形成後(図5(f))、層間絶縁体60と導
電体層57と誘電体薄膜53、56を所定の領域を残し
て除去し、再び不純物イオン61を注入し、活性化処理
を行ってp型或はn型TFTのソース・ドレイン領域6
2を形成する(図5(g))。上記の不純物イオン58
、61は、どちらかを燐イオンで、もう一方をほう素イ
オンとすれば、n型とp型の一対のTFTが形成できる
。再び層間絶縁体63を基板全面に形成後、TFTのソ
ース・ドレイン領域上その他の層間絶縁体を除去し(図
5(h))、基板上の一部領域に画素電極64となる透
明導電膜と、アルミニウム等の金属にてソース・ドレイ
ン領域等のメタライゼイション65を行う。この時n型
TFTとp型TFTのドレイン電極は画素電極64を介
して電気的に接続される(図5(i))。この様にして
本発明に懸かるアクティブマトリクス基板が作成される
。
板50に緩衝層51として二酸化珪素あるいは窒化珪素
を形成し、その上にプラズマCVD法により非晶質珪素
52及び酸化珪素或は窒化珪素或はこれらの混合物や金
属酸化物による誘電体薄膜53を連続形成する(図5(
a))。この基板を加熱処理或はエネルギービーム処理
54、或はこれらの複合処理を施すことにより非晶質珪
素52を多結晶珪素55に変化させる(図5(b))。 加熱処理としては真空中或は不活性ガス中にて熱処理さ
れ、ニクロム等の抵抗加熱装置やランプアニール装置を
用いて行われる。一方、エネルギービームとしてはアル
ゴンイオンレーザやエキシマーレーザを用いると良い。 この誘電体薄膜53と多結晶珪素薄膜55を写真触刻技
術を用いて所定の領域を除いて除去する(図5(c))
。この基板上に、酸化珪素或は窒化珪素或はこれらの混
合物による誘電体薄膜56と不純物をドーピングした多
結晶珪素薄膜或は金属薄膜による導電体層57を形成す
る(図5(d))。導電体層57及び誘電体薄膜53、
56を所定の領域以外を除去した後、イオン注入装置や
イオンシャワー装置により不純物イオン58を基板に注
入し、活性化処理を行ってn型或はp型TFTのソース
・ドレイン領域59を形成する(図5(e))。層間絶
縁体60を形成後(図5(f))、層間絶縁体60と導
電体層57と誘電体薄膜53、56を所定の領域を残し
て除去し、再び不純物イオン61を注入し、活性化処理
を行ってp型或はn型TFTのソース・ドレイン領域6
2を形成する(図5(g))。上記の不純物イオン58
、61は、どちらかを燐イオンで、もう一方をほう素イ
オンとすれば、n型とp型の一対のTFTが形成できる
。再び層間絶縁体63を基板全面に形成後、TFTのソ
ース・ドレイン領域上その他の層間絶縁体を除去し(図
5(h))、基板上の一部領域に画素電極64となる透
明導電膜と、アルミニウム等の金属にてソース・ドレイ
ン領域等のメタライゼイション65を行う。この時n型
TFTとp型TFTのドレイン電極は画素電極64を介
して電気的に接続される(図5(i))。この様にして
本発明に懸かるアクティブマトリクス基板が作成される
。
【0028】
【発明の効果】本発明を用いるなら、寄生容量に起因す
るオフセット電圧の発生を低減或は防止でき、液晶セル
に不要なDC電圧が印加されない。従って、液晶ディス
プレイの信頼性の向上や画像焼き付きの防止等表示品質
の向上もはかれる。また、一つの画素に二つのTFTが
あるから一方のトランジスタに欠陥があっても点欠陥と
なりにくく、歩留まりの向上も図れる。さらに、寄生容
量による電圧シフトを利用することにより、液晶に印加
される電圧を増加させることができ駆動回路の低電圧化
もはかれる。
るオフセット電圧の発生を低減或は防止でき、液晶セル
に不要なDC電圧が印加されない。従って、液晶ディス
プレイの信頼性の向上や画像焼き付きの防止等表示品質
の向上もはかれる。また、一つの画素に二つのTFTが
あるから一方のトランジスタに欠陥があっても点欠陥と
なりにくく、歩留まりの向上も図れる。さらに、寄生容
量による電圧シフトを利用することにより、液晶に印加
される電圧を増加させることができ駆動回路の低電圧化
もはかれる。
【図1】本発明の実施例のアクティブマトリクス基板の
等価回路図である。
等価回路図である。
【図2】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
駆動パルス波形図である。
【図3】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
駆動パルス波形図である。
【図4】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
駆動パルス波形図である。
【図5】本発明の実施例のアクティブマトリクス基板の
製造方法を示す図である。
製造方法を示す図である。
【図6】アクティブマトリクス基板の等価回路図の従来
例を示す図である。
例を示す図である。
【図7】従来のアクティブマトリクス基板の平面図と断
面図である。
面図である。
【図8】従来のアクティブマトリクス型液晶ディスプレ
イの断面図である。
イの断面図である。
31 n型薄膜トランジスタ
32 p型薄膜トランジスタ
33 液晶セルによる静電容量
34 n型薄膜トランジスタのゲートバスライン35
p型薄膜トランジスタのゲートバスライン37
対向電極
p型薄膜トランジスタのゲートバスライン37
対向電極
Claims (9)
- 【請求項1】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
p型とn型薄膜トランジスタを有することを特徴とする
アクティブマトリクス基板。 - 【請求項2】 一つの画素単位のp型とn型薄膜トラ
ンジスタのそれぞれのドレイン電極が画素電極を介して
電気的に共通接続される請求項1記載のアクティブマト
リクス基板。 - 【請求項3】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
p型とn型薄膜トランジスタを有し、前記p型薄膜トラ
ンジスタとn型トランジスタのゲート電極に印加される
パルスに位相のずれをもたせることを特徴とするアクテ
ィブマトリクス基板の駆動方法。 - 【請求項4】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
p型とn型薄膜トランジスタを有し、前記p型薄膜トラ
ンジスタとn型トランジスタのゲート電極に印加される
パルスが同時にオフすることを特徴とするアクティブマ
トリクス基板の駆動方法。 - 【請求項5】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
p型とn型薄膜トランジスタを有し、前期p型薄膜トラ
ンジスタとn型薄膜トランジスタのゲート電極に印加さ
れるパルス幅が異なることを特徴とするアクティブマト
リクス基板の駆動方法。 - 【請求項6】 p型薄膜トランジスタとn型薄膜トラ
ンジスタのゲート電極に印加されるパルスの高さが異な
る請求項3から5に記載のアクティブマトリクス基板の
駆動方法。 - 【請求項7】 フィールド或はフレーム毎にゲートパ
ルス幅が異なる特許請求の範囲第5項記載のアクティブ
マトリクス基板の駆動方法。 - 【請求項8】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
p型とn型薄膜トランジスタを有し、かつこれらの薄膜
トランジスタがレーザ光により処理されることを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項9】 透光性基板上の複数の薄膜トランジス
タと、この薄膜トランジスタを駆動するための複数のゲ
ートバス配線とソースバス配線と、前記薄膜トランジス
タのドレイン領域と電気的に接続された画素電極とから
なるアクティブマトリクス基板において、画素単位毎に
p型とn型薄膜トランジスタを有し、これらの薄膜トラ
ンジスタのそれぞれのドレイン電極が画素電極を介して
電気的に共通接続され、一つの画素のp型またはn型の
薄膜トランジスタの片方に前記画素が走査される水平走
査期間の以前にゲート電圧が印加されることを特徴とす
るアクティブマトリクス基板の駆動方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP264091A JP2979655B2 (ja) | 1991-01-14 | 1991-01-14 | アクティブマトリクス基板の駆動方法 |
US07/818,573 US5351145A (en) | 1991-01-14 | 1992-01-09 | Active matrix substrate device and related method |
DE69228886T DE69228886T2 (de) | 1991-01-14 | 1992-01-13 | Actives Matrixsubstrat und zugehöriges Verfahren |
EP92100442A EP0495428B1 (en) | 1991-01-14 | 1992-01-13 | Active matrix substrate device and related method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP264091A JP2979655B2 (ja) | 1991-01-14 | 1991-01-14 | アクティブマトリクス基板の駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04241326A true JPH04241326A (ja) | 1992-08-28 |
JP2979655B2 JP2979655B2 (ja) | 1999-11-15 |
Family
ID=11534975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP264091A Expired - Fee Related JP2979655B2 (ja) | 1991-01-14 | 1991-01-14 | アクティブマトリクス基板の駆動方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5351145A (ja) |
EP (1) | EP0495428B1 (ja) |
JP (1) | JP2979655B2 (ja) |
DE (1) | DE69228886T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009198981A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置の駆動方法、電気光学装置および電子機器 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2651972B2 (ja) * | 1992-03-04 | 1997-09-10 | 株式会社半導体エネルギー研究所 | 液晶電気光学装置 |
US5483366A (en) * | 1994-07-20 | 1996-01-09 | David Sarnoff Research Center Inc | LCD with hige capacitance pixel having an ITO active region/poly SI pixel region electrical connection and having poly SI selection line extensions along pixel edges |
JP3511409B2 (ja) * | 1994-10-27 | 2004-03-29 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型液晶表示装置およびその駆動方法 |
JP3234131B2 (ja) * | 1995-06-23 | 2001-12-04 | 株式会社東芝 | 液晶表示装置 |
US5990988A (en) * | 1995-09-01 | 1999-11-23 | Pioneer Electric Corporation | Reflection liquid crystal display and a semiconductor device for the display |
JP2735070B2 (ja) * | 1996-04-15 | 1998-04-02 | 日本電気株式会社 | アクティブマトリクス液晶表示パネル |
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