JP4187027B2 - 表示装置 - Google Patents

Description

本発明は、表示装置およびその製造方法に関し、特に、基板において複数の画素が形成された画素領域にて、その複数の画素を反転駆動することによって画像を表示する表示装置およびその製造方法に関するものである。

液晶表示装置，有機ＥＬ表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）よりも、薄型、軽量、低消費電力といった利点を有し、パーソナルコンピューター、携帯電話、デジタルカメラなどの電子機器の表示装置として使用されている。

液晶表示装置は、一対の基板の間に液晶層が封入された液晶パネルを有しており、その液晶パネルの背面に設けられたバックライトなどの平面光源から照射された光を、その液晶パネルが透過して変調する。そして、その変調した光によって画像の表示が液晶パネルの正面にて実施される。このような液晶パネルとしては、たとえば、アクティブマトリクス方式が知られている。

図２１は、液晶表示装置において、アクティブマトリクス方式の液晶パネル１００の回路構成を示す回路図である。図２２は、液晶表示装置において、アクティブマトリクス方式の液晶パネル１００の一部を示す平面図である。図２３は、アクティブマトリクス方式の液晶パネル１００の一部を示す断面図である。図２２と図２３とは、図２１において一点鎖線で囲った部分ａを示しており、図２３においてアレイ基板１１から層間絶縁膜１７までの部分は、図２２におけるＡ１−Ａ２部分について示している。

液晶パネル１００は、図２３に示すように、アレイ基板１１と、対向基板２１と、液晶層３１とを有する。

アレイ基板１１は、図２３に示すように、基板であり、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。そして、アレイ基板１１においては、図２１に示した部材において、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とゲートドライバ３０１とソースドライバ３０２とが形成されている。ここでは、図２１に示すように、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とが、液晶パネル１００の画素領域ＰＲに形成されている。そして、ゲートドライバ３０１とソースドライバ３０２とが、その画素領域ＰＲの周辺領域に形成されている。

対向基板２１は、図２３に示すように、基板であり、アレイ基板１１と同様に、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。そして、対向基板２１は、一方の面がアレイ基板１１に対面しており、そのアレイ基板１１に対面する面に、対向電極２３がＩＴＯなどの透明電極として画素電極１０１に対応するように形成されている。

液晶層３１は、図２３に示すように、アレイ基板１１と対向基板２１との間に注入されており、配向処理されている。そして、液晶層３１は、図２１に示すように、画素電極１０１と対向電極２３とに接続されており、その画素電極１０１と対向電極２３とによって印加される電圧に基づいて配向状態が変化し、画面の表示が行われる。

このようなアクティブマトリクス方式の液晶パネル１００を駆動する場合においては、ゲートドライバ３０１がｙ方向に並ぶ走査配線２０１に走査信号を時間分割して順次走査して供給し、画素スイッチング素子１０２をオン状態にする。そして、この走査信号の供給のタイミングに合わせて、ソースドライバ３０２がデータ信号を信号配線２０２に供給し、オン状態の画素スイッチング素子１０２を介して画素電極１０１にデータ信号が印加される。これにより、液晶層３１に電圧が印加され、液晶層３１の光学特性が変化して、画像の表示が実施される（たとえば、特許文献１，特許文献２，特許文献３，特許文献４参照）。

上記の液晶パネル１００においては、図２２と図２３とに示すように、画素スイッチング素子１０２と保持容量素子１０３とが、アレイ基板１１の面において信号配線２０２などの導電層が形成される領域に対応するように形成されている。つまり、アレイ基板１１の面の垂直方向ｚにおいて、画素スイッチング素子１０２と保持容量素子１０３とのそれぞれが、信号配線２０２、保持容量素子中継部４０１、画素電極中継部４０２などの導電層に対して、層間絶縁膜１６を介してオーバーラップするように形成されている。これにより、画素領域ＰＲの開口率が向上し、光透過率が向上するため、画像品質を向上させている。

特開２００５−２２３０２７号公報 特開２００４−２４５８７２号公報 特開２００１−１４４２９８号公報 特開２００３−１３１５８９号公報

液晶パネル１００を駆動させる際には、直流電圧によって液晶層３１が劣化することを防止するために、反転駆動方式で駆動が行われている。反転駆動方式は、液晶層３１に加わる電界の方向を交互に反転させる駆動方式であり、たとえば、交流のデータ信号を印加して、画素電極１０１に与える電位の正負を対向電極２３の電位に対して交互に反転させることをいう。つまり、高電位と低電位とを交互に書き込むことをいう。

図２４は、液晶パネル１００を反転駆動させた際の波形図である。図２４においては、ラインＬ１は画素電極１０１の電位を示し、ラインＬ２は信号配線２０２から画素スイッチング素子に印加されるデータ信号の波形を示し、ラインＬ３は基準電位を示している。

また、図２５は、液晶パネル１００を反転駆動させた際にゲートをオフした後に、液晶パネル１００の各部において保持される電位を示す図である。図２５において、図２５（Ａ）は、画素電極１０１に高電位ＨＩＧＨが書き込まれた場合を示し、図２５（Ｂ）は、画素電極１０１に低電位ＬＯＷが書き込まれた場合を示している。

液晶パネル１００を反転駆動させる際には、走査配線２０１から画素スイッチング素子１０２のゲート電極１０２ｇに、走査信号としてゲートオン電圧を印加して、オン状態にする。そして、図２４においてラインＬ２に示すように、基準電位Ｌ３に対して正となる高電位ＨＩＧＨのデータ信号を、信号配線２０２から印加する。この高電位ＨＩＧＨのデータ信号は、画素スイッチング素子１０２を介して、画素電極１０１に印加される。そして、所定期間のオン状態の後、走査配線２０１からゲート電極１０２ｇにゲートオフ電圧が印加されて、画素スイッチング素子１０２はオフ状態となり、信号配線２０２からの高電位ＨＩＧＨのデータ信号の供給が終了される。

この時、画素電極１０１は、図２４においてラインＬ１に示すように、高電位ＨＩＧＨが書き込まれた状態となる。そして、図２５（Ａ）に示すように、信号配線２０２は、低電位ＬＯＷであり、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側のソース・ドレイン領域１０２ａは、信号配線２０２と同様に、低電位ＬＯＷとなる。一方で、画素電極１０１に接続されている側のソース・ドレイン領域１０２ｂは、画素電極１０１と同様に、高電位ＨＩＧＨとなる。そして、図２４に示すように、画素電極１０１は、オフ状態以後においても、液晶層３１と保持容量素子１０３との電位保持特性により表示電圧を保持するが、リークしてオフ電流が発生することによって電位が変化する。

その後、再びゲートオン電圧が画素スイッチング素子１０２のゲート電極に印加され、画素スイッチング素子１０２がオン状態となる。そして、図２４においてラインＬ２に示すように、上述した高電位ＨＩＧＨの印加に続いて、基準電位Ｌ３に対して負となる低電位ＬＯＷのデータ信号が印加される。

この時、画素電極１０１は、図２４においてラインＬ１に示すように、低電位ＬＯＷが書き込まれた状態となる。そして、図２５（Ｂ）に示すように、信号配線２０２は、高電位ＨＩＧＨであり、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側のソース・ドレイン領域１０２ａは、信号配線２０２と同様に、高電位ＨＩＧＨとなる。一方で、画素電極１０１に接続されている側のソース・ドレイン領域１０２ｂは、画素電極１０１と同様に、低電位ＬＯＷとなる。そして、上記と同様に、図２４に示すように、画素電極１０１は、オフ状態以後においても、液晶層３１と保持容量素子１０３との電位保持特性により表示電圧を保持するが、オフ電流の発生によって電位が変化する。

このように高電位ＨＩＧＨと低電位ＬＯＷとによって反転駆動を実施する際には、オフ電流によって画素電極１０１の保持している電位差が変化する。このため、画像情報が十分に保持されなくなり、画像品質が低下する場合がある。

また、ここでは、図２４に示すように、高電位ＨＩＧＨでの駆動後と低電位ＬＯＷでの駆動後との間では、オフ時のリーク電流の大きさが異なっており、高電位ＨＩＧＨの場合でのオフ電流の方が大きくなる場合がある。このため、所定時間後の画素電極１０１においては、高電位ＨＩＧＨの印加時の保持電位ＶＨと低電位ＬＯＷの印加時での保持電位ＶＬとが異なる。したがって、反転駆動させた場合には、高電位ＨＩＧＨの場合と低電位ＬＯＷの場合との間での表示が異なることになり、フリッカや残像が発生し、画像品質が低下する場合がある。

このような不具合を抑制するために、画素スイッチング素子１０２においては、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用されている。このＬＤＤ構造のＴＦＴにおいては、電気抵抗値が高い低濃度不純物拡散領域によってドレイン端での電界集中を緩和させて、オフ電流を低減させることにより、画像品質を向上させている。

しかしながら、画素領域の開口率を向上させるために、図２２と図２３とに示すように、アレイ基板１１の面において、画素スイッチング素子１０２と保持容量素子１０３とを、信号配線２０２などの導電層が形成される領域に対応するように形成する場合においては、上記のように高電位ＨＩＧＨでの駆動と低電位ＬＯＷでの駆動との間においてオフ電流の大きさが、顕著に異なる場合がある。

具体的には、図２５（Ａ）に示すように、画素電極１０１が高電位ＨＩＧＨを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて画素電極１０１に接続されている側のソース・ドレイン領域１０２ｂの電位が高電位ＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ｂに層間絶縁膜１６を介して対面する信号配線２０２が低電位ＬＯＷであるために、その間において電位差が生じ、オフ時のリーク電流の発生が多くなる。

一方、図２５（Ｂ）に示すように、画素電極１０１が低電位ＬＯＷを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側のソース・ドレイン領域１０２ａの電位がＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ａに層間絶縁膜１６を介して対面する信号配線２０２も高電位ＨＩＧＨであるために、その間において電位差が生じず、オフ時のリーク電流の発生が少なくなる。

このため、アレイ基板１１の面において、画素スイッチング素子１０２と保持容量素子１０３とを、信号配線２０２が形成される領域に対応するように形成する場合においては、フリッカや残像が発生し画像品質が低下する不具合が顕在化する場合がある。

この現象は、上記のように画素スイッチング素子１０２を信号配線２０２などの導電層に対面させた場合だけでなく、画素スイッチング素子１０２を保持容量素子１０３に対面するように形成する場合においても同様である。

図２６は、画素スイッチング素子１０２を保持容量素子１０３に対面するように形成する場合において、液晶パネル１００を反転駆動させた際にゲートをオフした後に、液晶パネル１００の各部において保持される電位を模式的に示す図である。図２６において、図２６（Ａ）は、画素電極に高電位が書き込まれた場合を示し、図２６（Ｂ）は、画素電極に低電位が書き込まれた場合を示している。

図２６（Ａ）に示すように、画素電極１０１が高電位ＨＩＧＨを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて画素電極１０１側に接続されている側のソース・ドレイン領域１０２ｂの電位が高電位ＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ｂに層間絶縁膜１６を介して対面する保持容量素子１０３の下部電極１０３ｂが高電位ＨＩＧＨである。このため、そのソース・ドレイン領域１０２ｂと、保持容量素子１０３の下部電極１０３ｂとの間において層間絶縁膜１６を介して対面する部分においては、電位差が生じないため、オフ時のリーク電流の発生が少なくなる。

一方、図２６（Ｂ）に示すように、画素電極１０１が低電位ＬＯＷを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２側に接続されている側のソース・ドレイン領域１０２ａの電位が高電位ＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ａに層間絶縁膜１６を介して対面する保持容量素子１０３の下部電極１０３ｂは、低電位ＬＯＷである。このため、その間において電位差が生じ、オフ時のリーク電流の発生が多くなる。

このように、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて駆動時にドレイン側となる電位と、信号配線２０２または下部電極１０３ｂのように、そのドレイン側に対して層間絶縁膜１６を介して対面している導電層の電位とが、互いに異なる場合には、上記のような不具合が生ずる場合がある。

図２７は、液晶パネルの解像度と、リーク輝点不良率との関係を示す図である。

図２７に示すように、液晶パネルの解像度が高くなるに伴って、リーク輝点不良率（％）が高くなってきているため、この要因によって、画像品質の低下が発生する場合がある。

以上のように、画素領域の開口率を向上させるために、アレイ基板１１の面において、画素スイッチング素子１０２を、信号配線２０２や保持容量素子１０３の下部電極１０３ｂなどの導電層に対面するように形成する場合や、解像度を向上させる場合においては、オフ時のリーク電流が大きくなって画像の保持特性の低下が顕著になると共に、反転駆動時においてフリッカや残像が発生しやすくなるため、画像品質が低下する不具合が顕在化する場合がある。

したがって、本発明は、画像品質を向上可能な表示装置およびその製造方法を提供することを目的とする。

本発明の表示装置は、第１のソース・ドレイン領域および第２のソース・ドレイン領域がチャネル形成領域を挟んで形成されており、ゲート絶縁膜を介してゲート電極が前記チャネル形成領域の上方に設けられている画素スイッチング素子と、上部電極および下部電極が誘電体膜を挟んで形成されており、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域と前記ゲート電極との上方において延在して設けられており、前記下部電極が前記第２のソース・ドレイン領域および画素電極に接続している保持容量素子と、前記第１のソース・ドレイン領域および前記ゲート電極の上方であって前記保持容量素子の下方において導電材料によって延在して形成されており、前記第２のソース・ドレイン領域の上方に形成されておらず、前記第１のソース・ドレイン領域に接続されている信号配線中継部と、前記画素スイッチング素子と前記信号配線中継部と前記保持容量素子との上方において延在して設けられており、前記信号配線中継部に接続されており、前記画素スイッチング素子にデータ信号を供給する信号配線とを有し、反転駆動により画素電極の電位が保持された際には、前記信号配線と前記第２のソース・ドレイン領域とが、異なる極性の電位になり、前記下部電極と前記第１のソース・ドレイン領域とが、異なる極性の電位になると共に、前記信号配線中継部と前記第１のソース・ドレイン領域とが、同じ極性の電位になる。

本発明によれば、画像品質を向上可能な表示装置およびその製造方法を提供することができる。

以下、本発明の実施形態の一例について、図面を参照して説明する。

＜参考実施形態１＞
（構成）
図１，図２，図３，図４は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１を示す図である。

ここで、図１は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の構成を示す断面図である。また、図２は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の回路構成を示す回路図である。また、図３は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の一部を示す平面図である。図３は、図２において一点鎖線で囲った部分ａを示している。また、図４は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の一部を示す断面図である。図４のアレイ基板１１から層間絶縁膜１７までの部分は、図３におけるＡ１−Ａ２部分について示している。

液晶パネル１は、図１に示すように、アレイ基板１１と、対向基板２１と、液晶層３１とを有する。また、この他に、図２に示すように、液晶パネル１は、対向電極２３と、画素電極１０１と、画素スイッチング素子１０２と、保持容量素子１０３と、走査配線２０１と、信号配線２０２と、保持容量配線２０３と、ゲートドライバ３０１と、ソースドライバ３０２とを有する。つまり、本実施形態の液晶パネル１は、アクティブマトリクス方式である。各部について順次説明する。

アレイ基板１１は、図１に示すように、基板であり、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。アレイ基板１１においては、図２に示した部材において、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とゲートドライバ３０１とソースドライバ３０２とが形成されている。ここでは、図２に示すように、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とが、液晶パネル１の画素領域ＰＲに形成されている。そして、ゲートドライバ３０１とソースドライバ３０２とが、その画素領域ＰＲの周辺領域に形成されている。

対向基板２１は、図１に示すように、基板であり、アレイ基板１１と同様に、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。対向基板２１は、図１に示すように、一方の面がアレイ基板１１に間隔を隔てて対面している。そして、対向基板２１は、画素領域ＰＲの周囲においてシール材によってアレイ基板１１に貼り付けられている。そして、図４に示すように、そのアレイ基板１１に対面する面に、対向電極２３がＩＴＯなどの透明電極として形成されている。ここでは、複数の画素電極１０１に対応する共通電極として、画素領域ＰＲの全面を覆うようにベタ状に形成されている。

液晶層３１は、図１に示すように、アレイ基板１１と対向基板２１との間に、たとえば、ツイストネマティック型の液晶が注入され、配向処理されている。そして、液晶層３１は、図２に示すように、画素電極１０１と対向電極２３とに接続されており、その画素電極１０１と対向電極２３とによって印加される電圧に基づいて配向状態が変化し、画像の表示が行われる。

アレイ基板１１に形成されている各部について説明する。

画素電極１０１は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの導電材料を用いて形成された透明電極であり、図２に示すように、画素領域ＰＲにおいて、複数がｘ方向とｙ方向とに並ぶようにマトリクス状に配置され、液晶層３１に接続する。ここでは、画素電極１０１のそれぞれは、ｙ方向に間隔を隔てて延在する複数の走査配線２０１と、ｘ方向に間隔を隔てて延在する複数の信号配線２０２とによって区画される領域に対応するように形成されている。

画素スイッチング素子１０２は、図２に示すように、画素領域ＰＲにおいて、複数の画素電極１０１のそれぞれに対応するように、ｘ方向とｙ方向とに複数がマトリクス状に配置されており、それぞれが各画素電極１０１に接続されている。そして、図４に示すように、画素スイッチング素子１０２は、アレイ基板１１において対向基板２１に対面する側の面に、遮光膜１２と層間絶縁膜１３とを介するように形成されている。また、図４に示すように、画素スイッチング素子１０２は、アレイ基板１１の面において信号配線２０２が形成される領域に対応するように形成されている。つまり、画素スイッチング素子１０２は、アレイ基板１１の面の垂直方向ｚにおいて、信号配線２０２に対して、層間絶縁膜１６を介してオーバーラップするように形成されている。

本実施形態においては、画素スイッチング素子１０２は、図３と図４とに示すように、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であって、半導体層１４と、ゲート絶縁膜１０２ｘと、ゲート電極１０２ｇとを含む。画素スイッチング素子１０２は、たとえば、ポリシリコンを用いたＴＦＴであって、図４に示すように、半導体層１４とゲート絶縁膜１０２ｘとゲート電極１０２ｇとが、アレイ基板１１の側から順次形成されているトップゲート型であり、ＬＤＤ構造である。

つまり、画素スイッチング素子１０２においては、図４に示すように、半導体層１４は、ポリシリコンであって、チャネル形成領域１０２ｃを挟むように第１および第２のソース・ドレイン領域１０２ａ，１０２ｂが一対で形成されている。

ここでは、半導体層１４にチャネル領域１０２ｃを挟むように形成された第１および第２のソース・ドレイン領域１０２ａ，１０２ｂにおいて、一方の第１のソース・ドレイン領域１０２ａは、信号配線２０２に接続され、他方の第２のソース・ドレイン領域１０２ｂは、画素電極１０１と保持容量素子１０３とに接続されている。

また、第１および第２のソース・ドレイン領域のそれぞれは、第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂと、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂとをそれぞれ有する。ここで、第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂは、半導体層１４においてチャネル形成領域１０２ｃを挟む領域に不純物を拡散させることによって形成されている。そして、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂのそれぞれは、その第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂとチャネル形成領域１０２ｃとの間において、その第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂよりも低い不純物濃度になるように半導体層１４に不純物を拡散させることによって形成されている。

そして、ゲート絶縁膜１０２ｘは、そのチャネル形成領域１０２ｃに対面するように形成されている。

また、ゲート電極１０２ｇは、図４に示すように、ゲート絶縁膜１０２ｘを介してチャネル形成領域１０２ｃに対応するように形成されており、図２に示すように、走査配線２０１に接続されている。

そして、画素スイッチング素子１０２は、走査配線２０１を介してゲートドライバ３０１からゲート電極１０２ｇに入力される走査信号によって駆動制御される。また、画素スイッチング素子１０２は、信号配線２０２を介してソースドライバ３０２から画素スイッチング素子１０２にデータ信号が供給される。そして、画素スイッチング素子１０２は、オン状態の場合には、データ信号を画素電極１０１と保持容量素子１０３とのそれぞれに供給する。

保持容量素子１０３は、図２に示すように、画素領域ＰＲにおいて、複数の画素電極１０１のそれぞれに対応するように、ｘ方向とｙ方向とのそれぞれに複数がマトリクス状に配置されている。そして、保持容量素子１０３は、液晶層３１による静電容量と並列になるように形成され、液晶層３１に印加されるデータ信号による電荷を保持する。また、図３に示すように、保持容量素子１０３は、アレイ基板１１においてｘ方向とｙ方向とのそれぞれに延在するように形成されている。ここで、ｙ方向に延在する部分については、画素スイッチング素子１０２と同様に、アレイ基板１１の面において信号配線２０２が形成される領域に対応するように形成されている。つまり、アレイ基板１１の面の垂直方向ｚにおいて、信号配線２０２に対して、層間絶縁膜１６を介してオーバーラップするように形成されている。また、図４に示すように、保持容量素子１０３は、アレイ基板１１において対向基板２１に対面する側の面に、遮光膜１２と層間絶縁膜１３とを介するように形成されている。そして、図４に示すように、保持容量素子１０３は、上部電極１０３ａと下部電極１０３ｂと誘電体膜１０３ｃとを有しており、下部電極１０３ｂと誘電体膜１０３ｃと上部電極１０３ａとがアレイ基板１１の側から順次形成されている。

ここで、保持容量素子１０３において上部電極１０３aは、ゲート電極１０２ｇと同様にして導電材料によって形成されており、図２に示すように、保持容量配線２０３に接続されている。

そして、下部電極１０３ｂは、図２と図４とに示すように、画素スイッチング素子１０２の第１および第２のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２が接続されていない側の第２のソース・ドレイン領域１０２ｂに接続されている。本実施形態においては、半導体層１４において上部電極１０３ａに対面する領域が、下部電極１０３ｂとして機能する。

また、誘電体膜１０３ｃは、上部電極１０３ａと下部電極１０３ｂとが対面する間に、挟まれるように形成されている。

走査配線２０１は、図２に示すように、画素領域ＰＲにおいて、ｘ方向に延在するように形成されており、そのｘ方向に並ぶ複数の画素スイッチング素子１０２に接続している。また、走査配線２０１は、ｙ方向に並ぶ複数の画素スイッチング素子１０２に対応するように、ｙ方向に間隔を隔てて並んで複数が形成されている。そして、走査配線２０１は、ゲートドライバ３０１に接続されており、ゲートドライバ３０１からの走査信号を、画素電極１０１の行を順次選択するように画素スイッチング素子１０２に供給する。

信号配線２０２は、図２と図３とに示すように、画素領域ＰＲにおいてｘ方向に並ぶ複数の画素電極１０１の間隔に対応するようにｙ方向に延在するように、導電材料によって形成されており、ｙ方向に並ぶ複数の画素スイッチング素子１０２に接続している。また、信号配線２０２は、ｘ方向に並ぶ複数の画素スイッチング素子１０２に対応するように、ｘ方向において間隔を隔てて並んで複数が形成されている。そして、信号配線２０２は、走査信号が供給された画素スイッチング素子１０２を介してデータ信号を画素電極１０１に供給する。また、信号配線２０２は、図３と図４とに示すように、画素領域ＰＲにおいて画素スイッチング素子１０２に対面する領域を含むように形成されており、画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａに接続されている。本実施形態においては、図４にて点線で囲った領域Ｒ１として示すように、信号配線２０２は、画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａに接続されており、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂ以外であって第１のソース・ドレイン領域１０２ａに対面する領域を含むように形成されている。具体的には、信号配線２０２は、図４に示すように、第１の不純物拡散領域１０２Ｆａに接続されており、第１の低濃度不純物領域１０２Ｌａと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面するように形成されている。また、図３に示すように、信号配線２０２は、画素電極中継部４０２が形成される部分に対応するように、ｘｙ平面において凹部が形成されている。

保持容量配線２０３は、図２に示すように、画素領域ＰＲにおいて、ｘ方向に延在して形成されており、ｘ方向に並ぶ複数の保持容量素子１０３に接続している。また、保持容量配線２０３は、ｙ方向に並ぶ複数の保持容量素子１０３に対応するように、ｙ方向に間隔を隔てて並んで複数が形成されている。そして、保持容量配線２０３は、保持容量素子１０３の反対側が対向電極２３に接続されている。

保持容量素子中継部４０１は、導電材料によって形成されており、保持容量配線２０３と保持容量素子１０３とを接続するように中継する。ここでは、図３に示すように、保持容量素子中継部４０１は、ｘ方向において画素電極中継部４０２と並ぶように形成されている。また、図４に示すように、保持容量素子１０３の上部電極１０３ａのそれぞれに接続している。

画素電極中継部４０２は、導電材料によって形成されており、画素電極１０１と画素スイッチング素子１０２とを接続するように中継する。ここでは、図３に示すように、画素電極中継部４０２は、ｘ方向に延在しており、ｘ方向において保持容量素子中継部４０１と並ぶように形成されている。また、本実施形態においては、図４にて点線で囲った領域Ｒ２として示すように、画素電極中継部４０２は、それぞれが画素スイッチング素子１０２の第２のソース・ドレイン領域１０２ｂのそれぞれに接続しており、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂに対面する領域を含むように形成されている。具体的には、画素電極中継部４０２は、図４に示すように、第２の不純物拡散領域１０２Ｆｂに接続されており、第２の低濃度不純物領域１０２Ｌｂと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面するように形成されている。ここでは、画素電極中継部４０２は、信号配線２０２側の端部と、信号配線２０２の端部との間の距離が、たとえば、０．５μｍ以上になるように形成されている。これは、両者間において生ずる寄生容量が大きくなることを防止するためである。

（製造方法）
以下より、上記の液晶パネル１の製造方法について説明する。

図５は、本発明にかかる参考実施形態１において、アレイ基板１１側の各工程を示す断面図である。図６は、本発明にかかる参考実施形態１において、図５に次いで、アレイ基板１１側の各工程を示す断面図である。図５と図６とにおいては、図５（Ａ），図５（Ｂ），図５（Ｃ），図６（Ｄ），図６（Ｅ）の順にて、アレイ基板１１側の各工程を示している。

まず、図５（Ａ）に示すように、アレイ基板１１に、遮光膜１２と層間絶縁膜１３と半導体層１４と絶縁膜１５とを順次形成する。

ここでは、アレイ基板１１に、たとえば、金属やシリサイドなどの遮光材料からなる導電体膜を、２００ｎｍ厚程度、堆積して設けた後に、アレイ基板１１に形成される画素スイッチング素子１０２と保持容量素子１０３との形成領域および走査配線２０１の形成領域に対応するように、その導電体膜をパターン加工して、遮光膜１２を形成する。つまり、遮光膜１２を、走査配線２０１を兼ねるように形成する。その後、その遮光膜１２を被覆するように、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化物の層間絶縁膜１３を、４００ｎｍ厚から６００ｎｍ厚になるように形成する。

その後、画素スイッチング素子１０２のチャネル形成領域１０２ｃと、第１および第２のソース・ドレイン領域１０２ａ，１０２ｂとを形成する領域と、保持容量素子１０３を形成する領域とを被覆するようにして、層間絶縁膜１３の上に、たとえば、ＣＶＤ法によりアモルファスシリコン膜を設ける。そして、アモルファスシリコン膜を熱処理して水素脱離を行い、ポリシリコン膜の半導体層１４を形成する。

そして、その半導体層１４をパターン加工する。ここでは、図３に示すように、遮光膜１２が形成された領域内において、画素スイッチング素子１０２のチャネル形成領域１０２ｃと第１および第２のソース・ドレイン領域１０２ａ，１０２ｂの形成領域と、保持容量素子１０３の下部電極１０３ｂの形成領域とに対応するように、レジストマスクを用いてエッチング処理を施すことによってパターン加工を実施する。本実施形態では、ゲート電極１０３ｇを形成する領域において、直角に折れ曲がるように形成する。

その後、画素スイッチング素子１０２のゲート絶縁膜１０２ｘの形成領域と、保持容量素子１０３の誘電体膜１０３ｃの形成領域とに対応するように、絶縁膜１５を形成する。そして、所定の閾値になるように、半導体層１４に不純物を注入する。

つぎに、図５（Ｂ）に示すように、半導体層１４において、保持容量素子１０３の下部電極１０３ｂを形成する領域に不純物を注入する。

ここでは、半導体層１４において保持容量素子１０３の下部電極１０３ｂを形成する領域以外の領域を、レジストマスクＲ１で覆う。その後、半導体層１４において保持容量素子１０３の下部電極１０３ｂを形成する領域に、たとえば、リンを、１０^１５／ｃｍ^２になるようにイオン注入する。そして、レジストマスクＲ１を除去する。

つぎに、図５（Ｃ）に示すように、画素スイッチング素子１０２のゲート電極１０２ｇと、保持容量素子１０３の上部電極１０３ａとを形成後、画素スイッチング素子１０２の第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを形成する。

ここでは、ゲート絶縁膜１０２ｘおよび誘電体膜１０３ｃを構成するシリコン酸化膜の上に、たとえば、ＣＶＤ法により、ポリシリコン膜を成膜する。その後、そのポリシリコン膜にリンをドーピングし導電体とする。そして、レジストマスクを用いたエッチングにより、そのポリシリコン膜をパターン加工して、半導体層１４のチャネル形成領域１０２ｃに対応する位置にゲート電極１０２ｇを形成する。また、同様にして、レジストマスクを用いたエッチングにより、そのポリシリコン膜を保持容量素子１０３の上部電極１０３ａとするパターン加工をする。なお、ゲート電極１０２ｇを、ＰＤＡＳにて形成しても好適である。

この後、ゲート電極１０２ｇおよび上部電極１０３ａをマスクとして、リンをイオンドーピングし、半導体層１４のチャネル形成領域１０２ｃを挟むようにして、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを半導体層１４に形成する。たとえば、リンを、１〜３×１０^１３／ｃｍ^２になるように注入する。つまり、セルフアライン方式によって、半導体層１４においてゲート電極１０２ｇと上部電極１０３ａとの間に対応する領域と、半導体層１４においてゲート電極１０２ｇを介してその領域に対して反対側に位置する領域とのそれぞれに、不純物を注入する。

つぎに、図６（Ｄ）に示すように、画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａと第２の不純物拡散領域１０２Ｆｂとを形成する。

ここでは、半導体層１４において画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａと第２の不純物拡散領域１０２Ｆｂとを形成する領域以外の領域を、レジストマスクＲ２で覆う。その後、半導体層１４において画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａと第２の不純物拡散領域１０２Ｆｂとを形成する領域に、たとえば、リンを、１０^１５／ｃｍ^２になるように注入する。そして、レジストマスクＲ２を除去する。

つぎに、図６（Ｅ）に示すように、信号配線２０２と画素電極中継部４０２とを形成する。

ここでは、信号配線２０２および画素電極中継部４０２などの導電層と、画素スイッチング素子１０２および保持容量素子１０３との間に介在させる層間絶縁膜１６を、まず、形成する。たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、層間絶縁膜１６を形成する。その後、アレイ基板１１を熱処理し、上記のようにしてイオンドーピングされた不純物を活性化させる。

この後、第１の不純物拡散領域１０２Ｆａと第２の不純物拡散領域１０２Ｆｂとの表面を露出するように、層間絶縁膜１６にコンタクトホールを形成した後、たとえば、スパッタリング法により、アルミニウム膜などの導電体膜を、そのコンタクトホールに埋め込むようにして堆積する。

そして、レジストマスクを用いたエッチング処理を実施することにより、その導電体膜をパターン加工して、信号配線２０２と画素電極中継部４０２とのそれぞれを形成する。

本実施形態においては、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂ以外であって第１のソース・ドレイン領域１０２ａに対面する領域を含むように信号配線２０２を形成する。具体的には、第１の低濃度不純物領域１０２Ｌａと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面する部分を含むように形成する。また、これと共に、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂに対面する領域を含むように画素電極中継部４０２を形成する。具体的には、第２の低濃度不純物領域１０２Ｌｂと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面する部分を含むように形成する。

この後、図４に示すように、信号配線２０２と画素電極中継部４０２とを被覆するように、たとえば、プラズマＣＶＤ法により、シリコン酸化物を堆積して層間絶縁膜１７を形成する。その後、ＣＭＰ処理などの平坦化処理を施す。そして、特に、図示しないが、画素電極中継部４０２の表面が露出するようにコンタクトホールを形成後、たとえば、チタン膜などの導電体膜をコンタクトホールに埋め込むようにして堆積して接続導電層（図示なし）を形成する。そして、その接続導電層と電気的に接続するように、スパッタリング法によりＩＴＯ膜を成膜した後、そのＩＴＯ膜をパターン加工することによって、画素電極１０１を形成する。

なお、ここでは、図示を省略しているが、信号配線２０２および画素電極中継部４０２と同様にして、保持容量素子中継部４０１を形成する。

一方で、図４に示すように、対向基板２１においては、ＩＴＯ膜で、対向電極２３を形成する。

その後、図４に示すように、画素電極１０１が形成されたアレイ基板１１と、対向電極２３が形成された対向基板２１とを、画素電極１０１と対向電極２３とが対向するように貼り合わせる。貼り合わせるに当たり、まず、アレイ基板１１と対向基板２１とにポリイミドの配向膜（図示なし）を形成する。そして、それぞれの配向膜をラビング処理し、所定のギャップを有するようにして、シール材を用いて接着して貼り合わせる。その後、アレイ基板１１と対向基板２１との間のギャップに液晶層３１を注入し、液晶層３１を配向させて液晶セルを形成する。

そして、液晶セルを駆動させる駆動回路や、偏光板、バックライトなどの周辺機器を実装して、本実施形態の液晶表示装置を完成する。

（動作）
以下より、本実施形態の液晶表示装置の動作について説明する。

上記の液晶パネル１を駆動する場合においては、ゲートドライバ３０１がｙ方向に並ぶ走査配線２０１に走査信号を時間分割して順次走査して供給し、画素スイッチング素子１０２をオン状態にする。そして、この走査信号の供給のタイミングに合わせて、ソースドライバ３０２がデータ信号を信号配線２０２に供給し、オン状態の画素スイッチング素子１０２を介して画素電極１０１にデータ信号が印加される。これにより、液晶層３１に電圧が印加され、液晶層３１の光学特性が変化して、画像の表示が実施される。

ここでは、前述したように液晶パネル１を駆動させる際、液晶層３１の劣化を防止するために、交流による反転駆動が行われている。反転駆動により、画素電極１０１と対向電極２３とに電圧を印加し、その電圧に基づいて液晶層３１の配向状態が変化する。液晶層３１の配向状態を変化させて、バックライトなどの光源からの光の透過を制御して、画面の表示が行われる。

図７は、本発明にかかる参考実施形態１において、液晶パネル１を反転駆動させた際にゲートをオフした後に、液晶パネル１の各部において保持される電位を模式的に示す図である。図７において、図７（Ａ）は、画素電極に高電位が書き込まれた場合を示し、図７（Ｂ）は、画素電極に低電位が書き込まれた場合を示している。

画素電極１０１が高電位ＨＩＧＨを保持している場合には、図７（Ａ）に示すように、信号配線２０２と、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側の第１のソース・ドレイン領域１０２ａとのそれぞれの電位は、共に、低電位ＬＯＷであって同電位である。そして、画素電極１０１に接続されている画素電極中継部４０２と、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて画素電極１０１に接続されている側の第２のソース・ドレイン領域１０２ｂとのそれぞれの電位は、共に、高電位ＨＩＧＨであって同電位である。このため、前述した図２５（Ａ）に示した場合と異なり、画素スイッチング素子においてドレインとなる第２のソース・ドレイン領域１０２ｂと、画素電極中継部４０２との間において、層間絶縁膜１６を介して対面する部分については、電位差が生じないため、オフ時のリーク電流の発生が少なくなる。

一方で、画素電極１０１が低電位ＬＯＷを保持している場合には、図７（Ｂ）に示すように、信号配線２０２と、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側の第１のソース・ドレイン領域１０２ａとのそれぞれの電位は、共に、高電位ＨＩＧＨであって同電位である。そして、画素電極１０１に接続されている画素電極中継部４０２と、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて画素電極１０１に接続されている側の第２のソース・ドレイン領域１０２ｂとのそれぞれの電位は、共に、低電位ＬＯＷであって同電位である。このため、前述した図２５（Ｂ）に示した場合と異なり、画素スイッチング素子においてドレインとなる第１のソース・ドレイン領域１０２ａと、信号配線２０２との間において、層間絶縁膜１６を介して対面する部分については電位差が生じないため、オフ時のリーク電流の発生が少なくなる。

このように、本実施形態は、アレイ基板１１上に薄膜トランジスタが画素スイッチング素子１０２としてマトリクス状に設けられた液晶表示装置において、その薄膜トランジスタを構成する半導体層１４に、データを供給する信号配線２０２と、画素電極１０１とを、ゲート電極１０２ｇ上まで張り出すように形成しているために、画素スイッチング素子１０２のチャネル端からドレイン部に渡る領域の電位と、その領域に対面する導電層の電位とが反転駆動時において同電位になるため、オフ時のリーク電流の発生を抑制することができる。

このため、本実施形態は、オフ時のリーク電流の発生を抑制すると共に、高電位ＨＩＧＨと低電位ＬＯＷでの各駆動時においてオフ時の電位保持特性を同等にすることができる。具体的には、本実施形態は、従来構造に比べて、リーク電流値が約１桁分低減され、反転駆動時に電位差を同等にすることができた。

したがって、本実施形態は、画素領域の開口率を向上させるために、アレイ基板１１の面にて画素スイッチング素子１０２を信号配線２０２や画素電極中継部４０２などの導電層に対面するように形成する場合において、オフ時のリーク電流の発生によって、画像の保持特性が低下することと、反転駆動時においてフリッカや残像が発生することとを防止できるため、画像品質を向上することができる。

なお、上記の実施形態において、アレイ基板１１は、本発明の基板に相当する。また、上記の実施形態において、半導体層１４は、本発明の半導体層に相当する。また、上記の実施形態において、層間絶縁膜１６は、本発明の層間絶縁膜に相当する。また、上記の実施形態において、対向基板２１は、本発明の対向基板に相当する。また、上記の実施形態において、液晶層３１は、本発明の液晶層に相当する。また、上記の実施形態において、画素電極１０１は、本発明の画素電極に相当する。また、上記の実施形態において、画素スイッチング素子１０２は、本発明の画素スイッチング素子に相当する。また、上記の実施形態において、ゲート絶縁膜１０２ｘは、本発明のゲート絶縁膜に相当する。また、上記の実施形態において、ゲート電極１０２ｇは、本発明のゲート電極に相当する。また、上記の実施形態において、チャネル形成領域１０２ｃは、本発明のチャネル形成領域に相当する。また、上記の実施形態において、第１のソース・ドレイン領域１０２ａは、本発明の第１のソース・ドレイン領域に相当する。また、上記の実施形態において、第２のソース・ドレイン領域１０２ｂは、本発明の第２のソース・ドレイン領域に相当する。また、上記の実施形態において、第１の不純物拡散領域１０２Ｆａは、本発明の第１の不純物拡散領域に相当する。また、上記の実施形態において、第２の不純物拡散領域１０２Ｆｂは、本発明の第２の不純物拡散領域に相当する。また、上記の実施形態において、第１の低濃度不純物領域１０２Ｌａは、本発明の第１の低濃度不純物領域１０２Ｌａに相当する。また、上記の実施形態において、第２の低濃度不純物領域１０２Ｌｂは、本発明の第２の低濃度不純物領域１０２Ｌｂに相当する。また、上記の実施形態において、保持容量素子１０３は、本発明の保持容量素子に相当する。また、上記の実施形態において、上部電極１０３ａは、本発明の第１電極に相当する。また、上記の実施形態において、下部電極１０３ｂは、本発明の第２電極に相当する。また、上記の実施形態において、誘電体膜１０３ｃは、本発明の誘電体膜に相当する。また、上記の実施形態において、信号配線２０２は、本発明の第１の導電層に相当する。また、上記の実施形態において、画素電極中継部４０２は、本発明の第２の導電層に相当する。また、上記の実施形態において、画素領域ＰＲは、本発明の画素領域に相当する。

＜参考実施形態２＞
（構成）
図８，図９は、本発明にかかる参考実施形態２の液晶表示装置において、液晶パネル１ｂの要部を示す図である。

ここで、図８は、本発明にかかる参考実施形態２の液晶表示装置において、液晶パネル１ｂの一部を示す平面図である。また、図９は、本発明にかかる参考実施形態２の液晶表示装置において、液晶パネル１ｂの一部を示す断面図である。図９は、図２において一点鎖線で囲った部分ａを示しており、図９のアレイ基板１１から層間絶縁膜１８までの部分は、図８におけるＡ１−Ａ２部分について示している。

図８と図９とに示すように、本実施形態の液晶パネル１ｂは、信号配線２０２と画素電極中継部４０２との形状が、参考実施形態１と異なる。本実施形態は、この点を除き、参考実施形態１とほぼ同様である。このため、重複する個所については、説明を省略する。参考実施形態１と異なる部分について説明する。

信号配線２０２は、図８と図９とに示すように、参考実施形態１と同様に、画素領域ＰＲにおいてｘ方向に並ぶ複数の画素電極１０１の間隔に対応するようにｙ方向に延在して形成されており、ｙ方向に並ぶ複数の画素スイッチング素子１０２に接続している。

また、信号配線２０２は、図８と図９とに示すように、画素領域ＰＲにおいて画素スイッチング素子１０２に対面する領域を含むように形成されており、画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａに接続されている。本実施形態においては、図９にて点線で囲った領域Ｒ１１として示すように、信号配線２０２は、それぞれが画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａのそれぞれに接続しており、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂ以外であって第１のソース・ドレイン領域１０２ａに対面する領域を含むように形成されている。具体的には、信号配線２０２は、第１の不純物拡散領域１０２Ｆａに接続されており、第１の低濃度不純物領域１０２Ｌａと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６，１７を介して対面するように形成されている。

また、この他に、本実施形態においては、信号配線２０２は、画素電極中継部４０２を介して、画素スイッチング素子１０２にて第２のソース・ドレイン領域１０２ｂに対面する領域を含むように形成されている。具体的には、図９にて点線で囲った領域Ｒ１２として示すように、信号配線２０２は、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂに対面する領域に関しては、層間絶縁膜１６，１７の他に、導電層である画素電極中継部４０２を介するように形成されている。つまり、信号配線２０２は、ゲート電極１０２ｇの一部と、第２の低濃度不純物領域１０２Ｌｂと、第２の不純物拡散領域１０２Ｆｂとに、層間絶縁膜１６，１７および画素電極中継部４０２を介して対面するように形成されている。

そして、この信号配線２０２の上方には、層間絶縁膜１８が形成されている。

画素電極中継部４０２は、図８と図９とに示すように、参考実施形態１と同様に、画素領域ＰＲにおいてｙ方向に並ぶ複数の画素電極１０１の間隔に対応するように複数形成されている。本実施形態においては、画素電極中継部４０２は、それぞれが画素スイッチング素子１０２の第２のソース・ドレイン領域１０２ｂのそれぞれに接続しており（図示なし）、図９にて点線で囲った領域Ｒ２１として示すように、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂに対面する領域を含むように形成されている。具体的には、画素電極中継部４０２は、図９に示すように、第２の不純物拡散領域１０２Ｆｂに接続されており、第２の低濃度不純物領域１０２Ｌｂと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６を介して対面するように形成されている。

（製造方法）
以下より、上記の液晶パネル１ｂの製造方法について説明する。

上記の液晶パネル１ｂを製造する際には、図５（Ａ），図５（Ｂ），図５（Ｃ），図６（Ｄ）に示すように、参考実施形態１と同様の工程を経て、画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａと第２の不純物拡散領域１０２Ｆｂとを形成する。

この後、下記に示すようにして、本実施形態の液晶パネル１ｂを完成させる。

図１０は、本発明にかかる参考実施形態２において、アレイ基板１１側の各工程を示す断面図である。図１０においては、図１０（Ａ），図１０（Ｂ），図１０（Ｃ）の順にて、アレイ基板１１側の各工程を示している。

上記の工程を経た後、図１０（Ａ）に示すように、画素電極中継部４０２を形成する。

ここでは、画素電極中継部４０２と画素スイッチング素子１０２および保持容量素子１０３との間に介在させる層間絶縁膜１６を、まず、形成する。たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、層間絶縁膜１６を形成する。その後、アレイ基板１１を熱処理し、上記のようにしてイオンドーピングされた不純物を活性化させる。

この後、第２の不純物拡散領域１０２Ｆｂの表面を露出するように、層間絶縁膜１６にコンタクトホールを形成した後、たとえば、スパッタリング法により、アルミニウム膜などの導電体膜を、そのコンタクトホールに埋め込むようにして堆積する。

そして、レジストマスクを用いたエッチング処理を実施することにより、その導電体膜をパターン加工して、画素電極中継部４０２を形成する。

本実施形態においては、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂに対面する領域を含むように画素電極中継部４０２を形成する。具体的には、第２の低濃度不純物領域１０２Ｌｂと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面する部分を含むように形成する。

つぎに、図１０（Ｂ）に示すように、層間絶縁膜１７を形成する。

ここでは、画素電極中継部４０２を被覆するように層間絶縁膜１７を形成する。たとえば、ＣＶＤ法によってシリコン酸化膜を堆積させた後に、信号配線２０２を形成する領域以外をレジストマスクにて覆い、そのシリコン酸化膜をエッチング処理することで、層間絶縁膜１７を形成する。

つぎに、図１０（Ｃ）に示すように、信号配線２０２を形成する。

ここでは、第１の不純物拡散領域１０２Ｆａの表面を露出するように、コンタクトホールを形成した後、たとえば、スパッタリング法により、アルミニウム膜などの導電体膜を、そのコンタクトホールに埋め込むようにして堆積する。

そして、レジストマスクを用いたエッチング処理を実施することにより、その導電体膜をパターン加工して、信号配線２０２を形成する。

本実施形態においては、前述したように、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａに対面する領域に関しては、層間絶縁膜１６，１７のみを介するように形成すると共に、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂに対面する領域に関しては、層間絶縁膜１６，１７の他に、導電層である画素電極中継部４０２を介するように形成する。

この後、図９に示すように、信号配線２０２と画素電極中継部４０２とを被覆するように、たとえば、プラズマＣＶＤ法により、シリコン酸化物を堆積して層間絶縁膜１８を形成する。その後、参考実施形態１と同様にして、液晶表示装置を完成させる。

（動作）
以下より、本実施形態の液晶表示装置の動作について説明する。

上記の液晶パネル１ｂを駆動する場合においては、参考実施形態１と同様に、図７に示すように、駆動される。

このため、本実施形態は、参考実施形態１と同様に、オフ時のリーク電流の発生を抑制すると共に、高電位ＨＩＧＨと低電位ＬＯＷでの各駆動時においてオフ時の電位保持特性を同等にすることができる。

したがって、本実施形態は、画素領域の開口率を向上させるために、アレイ基板１１の面にて画素スイッチング素子１０２を信号配線２０２や画素電極中継部４０２などの導電層に対面するように形成する場合において、オフ時のリーク電流の発生によって、画像の保持特性が低下することと、反転駆動時においてフリッカや残像が発生することとを防止できるため、画像品質を向上することができる。

なお、上記の本実施形態の各部材は、参考実施形態１と同様に、本発明の構成要素に対応している。

＜実施形態３＞
（構成）
図１１，図１２は、本発明にかかる実施形態３の液晶表示装置において、液晶パネル１ｃを示す図である。

ここで、図１１は、本発明にかかる実施形態３の液晶表示装置において、液晶パネル１ｃの一部を示す平面図である。図１２は、本発明にかかる実施形態３の液晶表示装置において、液晶パネル１ｃの一部を示す断面図である。図１１と図１２とは、図２において一点鎖線で囲った部分ａを示しており、図１２のアレイ基板１１から層間絶縁膜１８までの部分は、図１１におけるＡ１−Ａ２部分について示している。

図１１と図１２とに示すように、本実施形態の液晶パネル１ｃは、保持容量素子１０３が参考実施形態２と異なる。また、信号配線中継部４０３を含む。本実施形態は、これらの点を除き、参考実施形態２とほぼ同様である。このため、重複する個所については、説明を省略する。

保持容量素子１０３は、図１１に示すように、ｘ方向とｙ方向とに並ぶ複数の画素電極１０１の間隔が交差している部分において、ｙ方向とｘ方向とのそれぞれへ延在するように形成されている。また、図１２に示すように、上部電極１０３ａと、下部電極１０３ｂと、誘電体膜１０３ｃとを含み、画素スイッチング素子１０２側から、下部電極１０３ｂ，誘電体膜１０３ｃ，上部電極１０３ａが順次形成されている。そして、保持容量素子１０３は、画素スイッチング素子１０２に対面する領域を含むように形成されており、画素スイッチング素子１０２の第２のソース・ドレイン領域１０２ｂに、下部電極１０３ｂが接続されている。本実施形態においては、画素領域ＰＲの垂直方向ｚにおいて画素スイッチング素子１０２と信号配線２０２とに挟まれるように、保持容量素子１０３が形成されている。具体的には、図１２にて点線で囲った領域Ｒ１１１として示すように、保持容量素子１０３は、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂを含む領域については、下部電極１０３ｂが層間絶縁膜１６，１７のみを介して対面するように形成されている。また、図１２にて点線で囲った領域Ｒ１１２として示すように、保持容量素子１０３は、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａに対面する領域を含み、この第１のソース・ドレイン領域１０２ａに対面する領域については、下部電極１０３ｂが層間絶縁膜１６，１７の他、導電層である信号配線中継部４０３を介するように形成されている。

信号配線中継部４０３は、図１１と図１２とに示すように、画素領域ＰＲにおいてｘ方向に並ぶ複数の画素電極１０１の間隔に対応するようにｙ方向に延在するように、導電材料によって形成されており、信号配線２０２と画素スイッチング素子１０２とを中継するように接続している。また、信号配線中継部４０３は、図１１と図１２とに示すように、画素領域ＰＲにおいて画素スイッチング素子１０２に対面する領域を含むように形成されており、画素スイッチング素子１０２に接続されている。本実施形態においては、図１２にて点線で囲った領域Ｒ２１１として示すように、信号配線中継部４０３は、画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａに接続されており、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂ以外であって第１のソース・ドレイン領域１０２ａに対面する領域を含むように形成されている。具体的には、信号配線中継部４０３は、図１２に示すように、第１の不純物拡散領域１０２Ｆａに接続されており、第１の低濃度不純物領域１０２Ｌａと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面するように形成されている。

（製造方法）
以下より、上記の液晶パネル１ｃの製造方法について説明する。

図１３は、本発明にかかる実施形態３において、アレイ基板１１側の各工程を示す断面図である。図１４は、本発明にかかる実施形態３において、図１３に次いで、アレイ基板１１側の各工程を示す断面図である。図１３と図１４とにおいては、図１３（Ａ），図１３（Ｂ），図１３（Ｃ），図１４（Ｄ），図１４（Ｅ）の順にて、アレイ基板１１側の各工程を示している。

まず、図１３（Ａ）に示すように、参考実施形態１と同様にして、アレイ基板１１に、遮光膜１２と層間絶縁膜１３と半導体層１４と絶縁膜１５とを順次形成する。

つぎに、図１３（Ｂ）に示すように、画素スイッチング素子１０２のゲート電極１０２ｇを形成すると共に、画素スイッチング素子１０２の第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを形成する。

ここでは、ゲート絶縁膜１０２ｘを構成するシリコン酸化膜の上に、たとえば、ＣＶＤ法により、ポリシリコン膜を成膜する。その後、そのポリシリコン膜にリンをドーピングし導電体とする。そして、レジストマスクを用いたエッチングにより、そのポリシリコン膜をパターン加工して、半導体層１４のチャネル形成領域１０２ｃに対応する位置にゲート電極１０２ｇを形成する。この後、ゲート電極１０２ｇをマスクとして、リンをイオンドーピングし、半導体層１４のチャネル形成領域１０２ｃを挟むようにして、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを半導体層１４に形成する。たとえば、リンを、１〜３×１０^１３／ｃｍ^２になるように注入する。

つぎに、図１３（Ｃ）に示すように、半導体層１４において、画素スイッチング素子１０２の第１および第２の不純物拡散領域１０２Ｆｂを形成する。

ここでは、半導体層１４において画素スイッチング素子１０２の第１および第２の不純物拡散領域１０２Ｆa，１０２Ｆｂを形成する領域以外の領域を、レジストマスクＲ１で覆う。その後、半導体層１４において画素スイッチング素子１０２の第１および第２の不純物拡散領域１０２Ｆｂを形成する領域に、たとえば、リンを、１０^１５／ｃｍ^２になるようにイオン注入する。そして、レジストマスクＲ１を除去する。

つぎに、図１４（Ｄ）に示すように、信号配線中継部４０３を形成する。

ここでは、まず、たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、層間絶縁膜１６を形成する。その後、アレイ基板１１を熱処理し、上記のようにしてイオンドーピングされた不純物を活性化させる。

この後、第１の不純物拡散領域１０２Ｆａの表面を露出するように、層間絶縁膜１６にコンタクトホールを形成した後、たとえば、スパッタリング法により、アルミニウム膜などの導電体膜を、そのコンタクトホールに埋め込むようにして堆積する。

そして、レジストマスクを用いたエッチング処理を実施することにより、その導電体膜をパターン加工して、信号配線中継部４０３を形成する。本実施形態においては、上述したように、画素スイッチング素子１０２において第２のソース・ドレイン領域１０２ｂ以外であって第１のソース・ドレイン領域１０２ａに対面する領域を含むように信号配線中継部４０３を形成する。具体的には、第１の不純物拡散領域１０２Ｆａに接続されており、第１の低濃度不純物領域１０２Ｌａと、ゲート電極１０２ｇの一部とに、層間絶縁膜１６のみを介して対面するように、信号配線中継部４０３を形成する。

つぎに、図１４（Ｅ）に示すように、保持容量素子１０３を形成する。

ここでは、まず、たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、信号配線中継部４０３を覆うように、層間絶縁膜１７を形成する。

この後、第２の不純物拡散領域１０２Ｆａの表面を露出するように、層間絶縁膜１６にコンタクトホールを形成する。この後、保持容量素子１０３の下部電極１０３ｂと誘電体膜１０３ｃと上部電極１０３ａとを順次形成する。本実施形態においては、上述したように、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂを含む領域については、下部電極１０３ｂが層間絶縁膜１６，１７のみを介して対面するように形成する。そして、第１のソース・ドレイン領域１０２ａに対面する領域については、下部電極１０３ｂが層間絶縁膜１６，１７の他、導電層である信号配線中継部４０３を介するように形成する。

そして、図１２に示すように、保持容量素子１０３を被覆するように、たとえば、ＣＶＤ法により、シリコン酸化物の層間絶縁膜１８を形成する。そして、信号配線２０２を参考実施形態１と同様にして形成する。その後、参考実施形態１と同様にして、各部を形成することによって、液晶表示装置を完成させる。

（動作）
以下より、本実施形態の液晶表示装置の動作について説明する。

図１５は、本発明にかかる実施形態３において、液晶パネル１ｃを反転駆動させた際にゲートをオフした後に、液晶パネル１ｃの各部において保持される電位を模式的に示す図である。図１５において、図１５（Ａ）は、画素電極に高電位が書き込まれた場合を示し、図１５（Ｂ）は、画素電極に低電位が書き込まれた場合を示している。

図１５（Ａ）に示すように、画素電極１０１が高電位ＨＩＧＨを保持している場合に、画素スイッチング素子１０２においてドレインとなる第２のソース・ドレイン領域１０２ｂと、その第２ソース・ドレイン領域１０２ｂに対面している保持容量素子１０３の下部電極１０３ｂは、互いに接続されており、同電位である。

一方で、図１５（Ｂ）に示すように、画素電極１０１が低電位ＬＯＷを保持している場合に画素スイッチング素子１０２においてドレインとなる第１のソース・ドレイン領域１０２ａと、その第１のソース・ドレイン領域１０２ａに対面している保持容量素子１０３の下部電極１０３ｂは、異なる電位である。しかし、本実施形態においては、互いに対面している第１のソース・ドレイン領域１０２ａと下部電極１０３ｂとの間に、その第１のソース・ドレイン領域１０２ａと同電位である信号配線中継部４０３が層間絶縁膜の他に介在しており、第１のソース・ドレイン領域１０２ａと信号配線中継部４０３とが対面している。

このため、本実施形態は、オフ時のリーク電流の発生を抑制すると共に、高電位ＨＩＧＨと低電位ＬＯＷでの各駆動時においてオフ時の電位保持特性を同等にすることができる。したがって、本実施形態は、画素領域の開口率を向上させるために、アレイ基板１１の面にて画素スイッチング素子１０２を信号配線２０２や保持容量素子１０３などの導電層に対面するように形成する場合において、オフ時のリーク電流の発生によって、画像の保持特性が低下することと、反転駆動時においてフリッカや残像が発生することとを防止できるため、画像品質を向上することができる。

なお、上記の実施形態において、信号配線中継部４０３は、本発明の第１の導電層に相当する。また、上記の実施形態において、下部電極１０３ｂは、本発明の第２の導電層に相当する。その他の本実施形態の各部材は、参考実施形態１と同様に、本発明の構成要素に対応している。

＜参考実施形態４＞
（構成）
図１６，図１７は、本発明にかかる参考実施形態４の液晶表示装置において、液晶パネル１ｄを示す図である。

図１６は、本発明にかかる参考実施形態４の液晶表示装置において、液晶パネル１ｄの一部を示す平面図である。また、図１７は、本発明にかかる参考実施形態４の液晶表示装置において、液晶パネル１ｃの一部を示す断面図である。図１６と図１７は、図２において一点鎖線で囲った部分ａを示しており、図１７のアレイ基板１１から層間絶縁膜１８までの部分は、図１６におけるＡ１−Ａ２部分について示している。

図１６と図１７とに示すように、本実施形態の液晶パネル１ｄは、保持容量素子１０３が参考実施形態２と異なる。本実施形態は、この点を除き、参考実施形態２とほぼ同様である。このため、重複する個所については、説明を省略する。

保持容量素子１０３は、図１６に示すように、ｘ方向とｙ方向とに並ぶ複数の画素電極１０１の間隔が交差している部分からｙ方向へ延在するように形成されている。また、図１７に示すように、上部電極１０３ａと、下部電極１０３ｂと、誘電体膜１０３ｃとを含み、画素スイッチング素子１０２側から、下部電極１０３ｂ，誘電体膜１０３ｃ，上部電極１０３ａが順次形成されている。そして、保持容量素子１０３は、画素スイッチング素子１０２に対面する領域を含むように形成されており、画素スイッチング素子１０２の第２のソース・ドレイン領域１０２ｂに、下部電極１０３ｂが接続されている。本実施形態においては、画素領域ＰＲの垂直方向ｚにおいて画素スイッチング素子１０２と信号配線２０２とに挟まれるように、保持容量素子１０３が形成されている。具体的には、図１７にて点線で囲った領域Ｒ１２１として示すように、保持容量素子１０３は、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂを含む領域については、下部電極１０３ｂが層間絶縁膜１６のみを介して対面するように形成されている。

（製造方法）
以下より、上記の液晶パネル１ｄの製造方法について説明する。

上記の液晶パネル１ｄを製造する際には、図１３（Ａ），図１３（Ｂ），図１３（Ｃ）に示すように、実施形態３と同様の工程を経て、画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａと第２の不純物拡散領域１０２Ｆｂとを形成する。

この後、下記に示すようにして、本実施形態の液晶パネル１ｄを完成させる。

図１８は、本発明にかかる参考実施形態４において、アレイ基板１１側の各工程を示す断面図である。図１８においては、図１８（Ａ），図１８（Ｂ）の順にて、アレイ基板１１側の各工程を示している。

上記の工程を経た後、図１８（Ａ）に示すように、保持容量素子１０３を形成する。

ここでは、まず、たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、画素スイッチング素子１０２を覆うように、層間絶縁膜１６を形成する。この後、第２の不純物拡散領域１０２Ｆａの表面を露出するように、層間絶縁膜１６にコンタクトホールを形成する。そして、保持容量素子１０３の下部電極１０３ｂと誘電体膜１０３ｃと上部電極１０３ａとを順次形成する。本実施形態においては、上述したように、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂを含む領域については、下部電極１０３ｂが層間絶縁膜１６のみを介して対面するように形成する。

つぎに、図１８（Ｂ）に示すように、信号配線２０２を形成する。

ここでは、保持容量素子１０３を被覆するように、たとえば、ＣＶＤ法により、シリコン酸化物の層間絶縁膜１７を形成する。そして、信号配線２０２を参考実施形態１と同様にして形成する。その後、参考実施形態１と同様にして、各部を形成することによって、液晶表示装置を完成させる。

以下より、本実施形態の液晶表示装置の動作について説明する。

図１９は、本発明にかかる参考実施形態４において、液晶パネル１ｄを反転駆動させた際にゲートをオフした後に、液晶パネル１ｄの各部において保持される電位を模式的に示す図である。図１９において、図１９（Ａ）は、画素電極に高電位が書き込まれた場合を示し、図１９（Ｂ）は、画素電極に低電位が書き込まれた場合を示している。

図１９（Ａ）に示すように、画素電極１０１が高電位ＨＩＧＨを保持している場合に、画素スイッチング素子１０２においてドレインとなる第２のソース・ドレイン領域１０２ｂと、その第２ソース・ドレイン領域１０２ｂに対面している保持容量素子１０３の下部電極１０３ｂは、互いに接続されており、同電位である。

一方で、図１９（Ｂ）に示すように、画素電極１０１が低電位ＬＯＷを保持している場合に画素スイッチング素子１０２においてドレインとなる第１のソース・ドレイン領域１０２ａと、その第１ソース・ドレイン領域１０２ａに対面している信号配線２０２とは、互いに接続されており、同電位である。

このため、本実施形態は、オフ時のリーク電流の発生を抑制すると共に、高電位ＨＩＧＨと低電位ＬＯＷでの各駆動時においてオフ時の電位保持特性を同等にすることができる。したがって、本実施形態は、画素領域の開口率を向上させるために、アレイ基板１１の面にて画素スイッチング素子１０２を信号配線２０２や保持容量素子１０３などの導電層に対面するように形成する場合において、オフ時のリーク電流の発生によって、画像の保持特性が低下することと、反転駆動時においてフリッカや残像が発生することとを防止できるため、画像品質を向上することができる。

なお、上記の本実施形態の各部材は、実施形態３と同様に、本発明の構成要素に対応している。

＜参考実施形態５＞
（構成）
図２０は、本発明にかかる参考実施形態５の液晶表示装置において、液晶パネル１ｅの一部を示す平面図である。

図２０に示すように、本実施形態の液晶パネル１ｅは、画素スイッチング素子１０２と保持容量素子１０３とが参考実施形態４と異なる。本実施形態は、この点を除き、参考実施形態４とほぼ同様である。このため、重複する個所については、説明を省略する。

本実施形態においては、画素スイッチング素子１０２は、図２０に示すように、走査配線２０１と信号配線２０２とが交差する領域の中心にゲート電極１０２ｇの中心が対応するように形成されている。

また、保持容量素子１０３は、参考実施形態４と同様に、画素スイッチング素子１０２において第１のソース・ドレイン領域１０２ａ以外であって第２のソース・ドレイン領域１０２ｂを含む領域に、下部電極１０３ｂが層間絶縁膜１６のみを介して対面させるために、図２０に示すように、画素スイッチング素子１０２に対応する領域の形状が参考実施形態４と異なるように形成されている。

このため、本実施形態は、参考実施形態４と同様に、オフ時のリーク電流の発生によって、画像の保持特性が低下することと、反転駆動時においてフリッカや残像が発生することとを防止できること他、画素スイッチング素子１０２へ外光が入射されることを抑制できるために、光リークすることを防止できる。よって、さらに、画像品質を向上することができる。

なお、上記の本実施形態の各部材は、実施形態３と同様に、本発明の構成要素に対応している。

また、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。

たとえば、本実施形態においては、画素スイッチング素子１０２として、トップゲート構造のＴＦＴを用いているが、ボトムゲート構造としてもよい。

図１は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の構成を示す断面図である。 図２は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の回路構成を示す回路図である。 図３は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の一部を示す平面図である。 図４は、本発明にかかる参考実施形態１の液晶表示装置において、液晶パネル１の一部を示す断面図である。 図５は、本発明にかかる参考実施形態１において、アレイ基板１１側の各工程を示す断面図である。 図６は、本発明にかかる参考実施形態１において、図５に次いで、アレイ基板１１側の各工程を示す断面図である。 図７は、本発明にかかる参考実施形態１において、液晶パネル１を反転駆動させた際にゲートをオフした後に、液晶パネル１の各部において保持される電位を模式的に示す図である。 図８は、本発明にかかる参考実施形態２の液晶表示装置において、液晶パネル１ｂの一部を示す平面図である。 図９は、本発明にかかる参考実施形態２の液晶表示装置において、液晶パネル１ｂの一部を示す断面図である。 図１０は、本発明にかかる参考実施形態２において、アレイ基板１１側の各工程を示す断面図である。 図１１は、本発明にかかる実施形態３の液晶表示装置において、液晶パネル１ｃの一部を示す平面図である。 図１２は、本発明にかかる実施形態３の液晶表示装置において、液晶パネル１ｃの一部を示す断面図である。 図１３は、本発明にかかる実施形態３において、アレイ基板１１側の各工程を示す断面図である。 図１４は、本発明にかかる実施形態３において、図１３に次いで、アレイ基板１１側の各工程を示す断面図である。 図１５は、本発明にかかる実施形態３において、液晶パネル１ｃを反転駆動させた際にゲートをオフした後に、液晶パネル１ｃの各部において保持される電位を模式的に示す図である。 図１６は、本発明にかかる参考実施形態４の液晶表示装置において、液晶パネル１ｄの一部を示す平面図である。 図１７は、本発明にかかる参考実施形態４の液晶表示装置において、液晶パネル１ｃの一部を示す断面図である。 図１８は、本発明にかかる参考実施形態４において、アレイ基板１１側の各工程を示す断面図である。 図１９は、本発明にかかる参考実施形態４において、液晶パネル１ｄを反転駆動させた際にゲートをオフした後に、液晶パネル１ｄの各部において保持される電位を模式的に示す図である。 図２０は、本発明にかかる参考実施形態５の液晶表示装置において、液晶パネル１ｅの一部を示す平面図である。 図２１は、液晶表示装置において、アクティブマトリクス方式の液晶パネル１００の回路構成を示す回路図である。 図２２は、液晶表示装置において、アクティブマトリクス方式の液晶パネル１００の一部を示す平面図である。 図２３は、アクティブマトリクス方式の液晶パネル１００の一部を示す断面図である。 図２４は、液晶パネル１００を反転駆動させた際の波形図である。 図２５は、液晶パネル１００を反転駆動させた際にゲートをオフした後に、液晶パネル１００の各部において保持される電位を示す図である。 図２６は、画素スイッチング素子１０２を保持容量素子１０３に対面するように形成する場合において、液晶パネル１００を反転駆動させた際にゲートをオフした後に、液晶パネル１００の各部において保持される電位を模式的に示す図である。 図２７は、液晶パネルの解像度と、リーク輝点不良率との関係を示す図である。

符号の説明

１，１ｂ，１ｃ，１ｄ，１ｅ…液晶パネル、１１…アレイ基板、１４…半導体層、１６…層間絶縁膜、２１…対向基板、３１…液晶層、２３…対向電極、１０１…画素電極、１０２…画素スイッチング素子、１０２ｘ…ゲート絶縁膜、１０２ｇ…ゲート電極、１０２ｃ…チャネル形成領域、１０２ａ…第１のソース・ドレイン領域、１０２ｂ…第２のソース・ドレイン領域、１０２Ｆａ…第１の不純物拡散領域、１０２Ｆｂ…第２の不純物拡散領域、１０２Ｌａ…第１の低濃度不純物領域、１０２Ｌｂ…第２の低濃度不純物領域、１０３…保持容量素子、１０３ａ…上部電極、１０３ｂ…下部電極、１０３ｃ…誘電体膜、２０１…走査配線、２０２…信号配線、２０３…保持容量配線、３０１…ゲートドライバ、３０２…ソースドライバ、４０１…保持容量素子中継部、４０２…画素電極中継部、４０３…信号配線中継部、ＰＲ…画素領域

Claims (1)

1. 第１のソース・ドレイン領域および第２のソース・ドレイン領域がチャネル形成領域を挟んで形成されており、ゲート絶縁膜を介してゲート電極が前記チャネル形成領域の上方に設けられている画素スイッチング素子と、
   上部電極および下部電極が誘電体膜を挟んで形成されており、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域と前記ゲート電極との上方において延在して設けられており、前記下部電極が前記第２のソース・ドレイン領域および画素電極に接続している保持容量素子と、
   前記第１のソース・ドレイン領域および前記ゲート電極の上方であって前記保持容量素子の下方において導電材料によって延在して形成されており、前記第２のソース・ドレイン領域の上方に形成されておらず、前記第１のソース・ドレイン領域に接続されている信号配線中継部と、
   前記画素スイッチング素子と前記信号配線中継部と前記保持容量素子との上方において延在して設けられており、前記信号配線中継部に接続されており、前記画素スイッチング素子にデータ信号を供給する信号配線と
   を有し、
   反転駆動により画素電極の電位が保持された際には、前記信号配線と前記第２のソース・ドレイン領域とが、異なる極性の電位になり、前記下部電極と前記第１のソース・ドレイン領域とが、異なる極性の電位になると共に、前記信号配線中継部と前記第１のソース・ドレイン領域とが、同じ極性の電位になる
   表示装置。

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