JPH0850309A - 電気光学装置 - Google Patents
電気光学装置Info
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- JPH0850309A JPH0850309A JP15527595A JP15527595A JPH0850309A JP H0850309 A JPH0850309 A JP H0850309A JP 15527595 A JP15527595 A JP 15527595A JP 15527595 A JP15527595 A JP 15527595A JP H0850309 A JPH0850309 A JP H0850309A
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- thin film
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型の液晶表示装置
で、液晶に加わる電圧を高くし、薄膜トランジスタに加
わる電圧を低くする。 【構成】 一対の基板間に液晶107が挟まれて配置
されたアクティブマトリクス型の液晶表示装置の構造に
おいて、2つの薄膜トランジスタ106と114とによ
って液晶107のスイッチングを行う。この場合、液晶
に加わる電圧が2つの薄膜トランジスタ106と114
とに2分されて加わるため、薄膜トランジスタの耐圧に
比較して、高い電圧を液晶に加えることができる。そし
て、OFF電流の少ない領域で薄膜トランジスタを動作
させることができる。
で、液晶に加わる電圧を高くし、薄膜トランジスタに加
わる電圧を低くする。 【構成】 一対の基板間に液晶107が挟まれて配置
されたアクティブマトリクス型の液晶表示装置の構造に
おいて、2つの薄膜トランジスタ106と114とによ
って液晶107のスイッチングを行う。この場合、液晶
に加わる電圧が2つの薄膜トランジスタ106と114
とに2分されて加わるため、薄膜トランジスタの耐圧に
比較して、高い電圧を液晶に加えることができる。そし
て、OFF電流の少ない領域で薄膜トランジスタを動作
させることができる。
Description
【0001】
【従来の技術】近年アクティブマトリクス型の液晶表示
装置が盛んに研究開発されている。アクティブマトリク
ス型の液晶表示装置は、各画素にスイッチング用の薄膜
トランジスタ(TFTと称される)が配置されており、
必要に応じて画素の液晶に電界を加えるというものであ
る。
装置が盛んに研究開発されている。アクティブマトリク
ス型の液晶表示装置は、各画素にスイッチング用の薄膜
トランジスタ(TFTと称される)が配置されており、
必要に応じて画素の液晶に電界を加えるというものであ
る。
【0002】図2に従来より知られたアクティブマトリ
クス型の液晶表示装置の一つの画素の構成を示す。図2
において、23がスイッチング用の薄膜トランジスタで
あり、そのドレイン25には液晶27に接する画素電極
29が接続されている。薄膜トランジスタ23のソース
24とドレイン25との間に、所定の電圧が加えられた
状態で、ゲイト線22からゲイト26に信号を与えるこ
とで、ソース24とドレイン25との間の抵抗が低下
し、ソース線21から電荷が画素電極29に流れ込む。
また、液晶に接する他方の画素電極30が接地電位に保
持されているので、この際、液晶には所定の電界が加え
られることになる。そして、液晶の状態がこの電界の作
用によって変化し、表示が行われる。
クス型の液晶表示装置の一つの画素の構成を示す。図2
において、23がスイッチング用の薄膜トランジスタで
あり、そのドレイン25には液晶27に接する画素電極
29が接続されている。薄膜トランジスタ23のソース
24とドレイン25との間に、所定の電圧が加えられた
状態で、ゲイト線22からゲイト26に信号を与えるこ
とで、ソース24とドレイン25との間の抵抗が低下
し、ソース線21から電荷が画素電極29に流れ込む。
また、液晶に接する他方の画素電極30が接地電位に保
持されているので、この際、液晶には所定の電界が加え
られることになる。そして、液晶の状態がこの電界の作
用によって変化し、表示が行われる。
【0003】なお、28は保持容量であり、薄膜トラン
ジスタが負荷とする適性の容量を得るためのものであ
る。
ジスタが負荷とする適性の容量を得るためのものであ
る。
【0004】図2に示すような構成を採用した場合、液
晶27に加えられる電圧の上限が、薄膜トランジスタ2
3のソース/ドレイン間に加えることのできる電圧によ
って制限されるという問題がある。
晶27に加えられる電圧の上限が、薄膜トランジスタ2
3のソース/ドレイン間に加えることのできる電圧によ
って制限されるという問題がある。
【0005】一般に薄膜トランジスタの耐圧は低い。ま
た薄膜トランジスタは特性の劣化が起こりやすい。この
劣化はソース/ドレイン間に加えられる電圧が小さい程
小さくなる。従って、薄膜トランジスタのソース/ドレ
イン間に加えられる電圧は小さな値程良い。
た薄膜トランジスタは特性の劣化が起こりやすい。この
劣化はソース/ドレイン間に加えられる電圧が小さい程
小さくなる。従って、薄膜トランジスタのソース/ドレ
イン間に加えられる電圧は小さな値程良い。
【0006】また、画素に配置される薄膜トランジスタ
は、そのOFF電流が可能な限り小さいことが必要とさ
れる。例えば、図2に示す構成において、画素電極29
に流れ込んだ電荷は、必要とする時間保持されなければ
ならない。即ち、この電荷を保持しなければならない状
態においては、薄膜トランジスタをOFFとし、ドレイ
ン25からソース24へと電荷が漏れ出ないようにしな
けばならない。しかし、薄膜トランジスタのOFF状態
において電流が流れてしまう現象(OFF電流)がある
と、画素電極29に蓄積された電荷が徐々に流れ出てし
まい、正確な表示ができなくなってしまう。(必要とす
る時間、画面表示が保持できない)
は、そのOFF電流が可能な限り小さいことが必要とさ
れる。例えば、図2に示す構成において、画素電極29
に流れ込んだ電荷は、必要とする時間保持されなければ
ならない。即ち、この電荷を保持しなければならない状
態においては、薄膜トランジスタをOFFとし、ドレイ
ン25からソース24へと電荷が漏れ出ないようにしな
けばならない。しかし、薄膜トランジスタのOFF状態
において電流が流れてしまう現象(OFF電流)がある
と、画素電極29に蓄積された電荷が徐々に流れ出てし
まい、正確な表示ができなくなってしまう。(必要とす
る時間、画面表示が保持できない)
【0007】薄膜トランジスタのOFF電流の大きさ
は、ソースとドレイン間に加える電圧に比例する。即
ち、ソースとドレインとの間に加える電圧を小さくすれ
ば、OFF電流の大きさは小さくなる。従って、OFF
電流の大きさを小さくするという観点から見れば、その
動作電圧を小さくすればよいことになる。
は、ソースとドレイン間に加える電圧に比例する。即
ち、ソースとドレインとの間に加える電圧を小さくすれ
ば、OFF電流の大きさは小さくなる。従って、OFF
電流の大きさを小さくするという観点から見れば、その
動作電圧を小さくすればよいことになる。
【0008】一般に液晶としてTN型またSTN型の液
晶を用い、交流信号によって駆動せんとした場合、液晶
に印加できる最大電圧は、薄膜トランジスタに加えられ
る最大電圧の1/2以下となる。さらに実質的に2つの
薄膜トランジスタはつながり、マルチゲート薄膜トラン
ジスタと同じになる。従って、ドレインの空乏層のリー
ク電流を減少させることができるため、2重のOFF電
流を下げることができる。
晶を用い、交流信号によって駆動せんとした場合、液晶
に印加できる最大電圧は、薄膜トランジスタに加えられ
る最大電圧の1/2以下となる。さらに実質的に2つの
薄膜トランジスタはつながり、マルチゲート薄膜トラン
ジスタと同じになる。従って、ドレインの空乏層のリー
ク電流を減少させることができるため、2重のOFF電
流を下げることができる。
【0009】従って、一般に薄膜トランジスタ23のソ
ース24とドレイン25との間に加えられる電圧は、液
晶27に加わる電圧の最大値の半分となる。そして、ソ
ース/ドレイン間に加わる電圧が小さいと、液晶27に
加わる電圧も小さくなってしまう。他方、一般に液晶の
応答性の向上や明確な表示を得るのであれば、液晶に加
わる電圧はある程度大きいことが必要とされる。
ース24とドレイン25との間に加えられる電圧は、液
晶27に加わる電圧の最大値の半分となる。そして、ソ
ース/ドレイン間に加わる電圧が小さいと、液晶27に
加わる電圧も小さくなってしまう。他方、一般に液晶の
応答性の向上や明確な表示を得るのであれば、液晶に加
わる電圧はある程度大きいことが必要とされる。
【0010】以上のように、一方で薄膜トランジスタの
OFF電流の低減を目指すならば、画素電極に接続され
た薄膜トランジスタのソースとドレインとの間に加わる
電圧は低い程よい。しかしながら、他方で液晶の応答速
度の向上や明確な表示を得るためにはある程度の電圧を
薄膜トランジスタが扱う必要がある。しかしながら、一
般に許容できるOFF電流の値となるように薄膜トラン
ジスタのソース/ドレイン電極に加える電圧を決める
と、その値は、液晶を駆動するのに必要とする電圧より
小さいものとなってしまう。
OFF電流の低減を目指すならば、画素電極に接続され
た薄膜トランジスタのソースとドレインとの間に加わる
電圧は低い程よい。しかしながら、他方で液晶の応答速
度の向上や明確な表示を得るためにはある程度の電圧を
薄膜トランジスタが扱う必要がある。しかしながら、一
般に許容できるOFF電流の値となるように薄膜トラン
ジスタのソース/ドレイン電極に加える電圧を決める
と、その値は、液晶を駆動するのに必要とする電圧より
小さいものとなってしまう。
【0011】
【発明が解決しようとする課題】本明細書で開示する発
明は、以下に示す事項の少なくとも一つを解決すること
を課題とする。 (1)アクティブマトリクス型の液晶表示装置の特性を
高くするとともに、その信頼性を高くする。 (2)液晶表示装置の画素電極に配置されたスイッチン
グ用の薄膜トランジスタのソース/ドレイン間に加わる
電圧をできるだけ小さくし、同時に液晶に加えることの
できる電圧を大きくする。 (3)一対の電極間に加わる電圧を薄膜トランジスタに
よって制御する構成において、薄膜トランジスタのソー
ス/ドレイン間に加わる電圧をできるだけ小さくし、一
対の電極に加わる電圧をできるだけ大きくする。
明は、以下に示す事項の少なくとも一つを解決すること
を課題とする。 (1)アクティブマトリクス型の液晶表示装置の特性を
高くするとともに、その信頼性を高くする。 (2)液晶表示装置の画素電極に配置されたスイッチン
グ用の薄膜トランジスタのソース/ドレイン間に加わる
電圧をできるだけ小さくし、同時に液晶に加えることの
できる電圧を大きくする。 (3)一対の電極間に加わる電圧を薄膜トランジスタに
よって制御する構成において、薄膜トランジスタのソー
ス/ドレイン間に加わる電圧をできるだけ小さくし、一
対の電極に加わる電圧をできるだけ大きくする。
【0012】
【課題を解決するための手段】本明細書で開示する主要
な発明の構成は、少なくとも一対の電極と、前記一対の
電極に挟まれて保持された液晶と、前記一対の電極の一
方に接続されたスイッチング素子と、前記一対の電極の
他方に接続されたスイッチング素子と、を有することを
特徴とする。
な発明の構成は、少なくとも一対の電極と、前記一対の
電極に挟まれて保持された液晶と、前記一対の電極の一
方に接続されたスイッチング素子と、前記一対の電極の
他方に接続されたスイッチング素子と、を有することを
特徴とする。
【0013】上記構成の例として、アクティブマトリク
ス型の液晶表示装置の一つの画素の構成を挙げることが
できる。この場合、画素を構成する一対の電極のそれぞ
れにスイッチング素子が設けられていることが特徴であ
る。スイッチング素子としては、PまたはN型の薄膜ト
ランジスタ、非線型素子、ダイオード特性を有する素子
等を挙げることができる。
ス型の液晶表示装置の一つの画素の構成を挙げることが
できる。この場合、画素を構成する一対の電極のそれぞ
れにスイッチング素子が設けられていることが特徴であ
る。スイッチング素子としては、PまたはN型の薄膜ト
ランジスタ、非線型素子、ダイオード特性を有する素子
等を挙げることができる。
【0014】スイッチング素子は、一つの画素に対して
複数設けられていてもよい。また冗長用に複数の素子を
用いるのでもよい。また例えばN型とP型の薄膜トラン
ジスタを組み合わせて相補型の素子を構成したものを用
いるのでもよい。
複数設けられていてもよい。また冗長用に複数の素子を
用いるのでもよい。また例えばN型とP型の薄膜トラン
ジスタを組み合わせて相補型の素子を構成したものを用
いるのでもよい。
【0015】他の発明の構成は、一対の基板間に液晶が
挟まれて保持された構成を有し、前記一対の基板の一方
及び他方には、マトリクス状にスイッチング素子が配置
されており、前記一対の基板の一方及び他方に配置され
たスイッチング素子には、それぞれ画素電極が接続され
ていることを特徴とする。
挟まれて保持された構成を有し、前記一対の基板の一方
及び他方には、マトリクス状にスイッチング素子が配置
されており、前記一対の基板の一方及び他方に配置され
たスイッチング素子には、それぞれ画素電極が接続され
ていることを特徴とする。
【0016】上記構成は、マトリクス状の配置されたそ
れぞれの画素部分において、画素を構成する一対の電極
のそれぞれにスイッチング素子が配置されたことを特徴
とする。
れぞれの画素部分において、画素を構成する一対の電極
のそれぞれにスイッチング素子が配置されたことを特徴
とする。
【0017】他の発明の構成は、一対の電極間に液晶が
保持された構成を有し、前記一対の電極の一方及び他方
には、同極性の薄膜トランジスタが接続されており、前
記2つの薄膜トランジスタが同時に動作することを特徴
とする。
保持された構成を有し、前記一対の電極の一方及び他方
には、同極性の薄膜トランジスタが接続されており、前
記2つの薄膜トランジスタが同時に動作することを特徴
とする。
【0018】他の発明の構成は、一対の電極間に液晶が
保持された構成を有し、前記一対の電極の一方にはNチ
ャネル型の薄膜トランジスタが接続されており、前記一
対の電極の他方にはPチャネル型の薄膜トランジスタが
接続されており、前記Nチャネル型の薄膜トランジスタ
と前記Pチャネル型の薄膜トランジスタとが同時に動作
することを特徴とする電気光学装置。
保持された構成を有し、前記一対の電極の一方にはNチ
ャネル型の薄膜トランジスタが接続されており、前記一
対の電極の他方にはPチャネル型の薄膜トランジスタが
接続されており、前記Nチャネル型の薄膜トランジスタ
と前記Pチャネル型の薄膜トランジスタとが同時に動作
することを特徴とする電気光学装置。
【0019】他の発明の構成は、一対の電極間に液晶が
配置された構成を有し、前記一対の電極の一方及び他方
には、少なくとも1つの薄膜トランジスタが接続されて
おり、それぞれの電極に接続された薄膜トランジスタの
ソースには、逆位相の信号が加えられることを特徴とす
る。
配置された構成を有し、前記一対の電極の一方及び他方
には、少なくとも1つの薄膜トランジスタが接続されて
おり、それぞれの電極に接続された薄膜トランジスタの
ソースには、逆位相の信号が加えられることを特徴とす
る。
【0020】他の発明の構成は、一対の電極間に液晶が
配置された構成を有し、前記一対の電極のそれぞれに
は、スイッチング素子が配置されており、前記スイッチ
ング素子は互いに重なる位置に配置されていることを特
徴とする。
配置された構成を有し、前記一対の電極のそれぞれに
は、スイッチング素子が配置されており、前記スイッチ
ング素子は互いに重なる位置に配置されていることを特
徴とする。
【0021】他の発明の構成は、一対の電極間に液晶が
配置された構成を有し、前記一対の電極のそれぞれに
は、スイッチング素子が配置されており、前記スイッチ
ング素子は互いに重ならない位置に配置されていること
を特徴とする。
配置された構成を有し、前記一対の電極のそれぞれに
は、スイッチング素子が配置されており、前記スイッチ
ング素子は互いに重ならない位置に配置されていること
を特徴とする。
【0022】他の発明の構成は、一対の電極間に液晶が
配置された構成を有し、前記一対の電極のそれぞれに
は、スイッチング素子が配置されており、前記一対の画
素電極は、互いにずれて配置されていることを特徴とす
る。
配置された構成を有し、前記一対の電極のそれぞれに
は、スイッチング素子が配置されており、前記一対の画
素電極は、互いにずれて配置されていることを特徴とす
る。
【0023】
【作用】液晶が一対の電極の間に保持された構成におい
て、一対の電極のそれぞれにスイッチング素子を配置す
ることで、例えば液晶に交流波形の電圧を加える場合、
液晶に加える電圧の最大値をスイッチング素子が扱う電
圧と同じ値とすることができる。これは、従来のように
一方の電極のみにスイッチング素子が配置されている場
合の2倍の値である。また、液晶に同じ電圧を加える場
合を考えると、従来の一方の電極にスイッチング素子が
配置されていた場合と比較して、スイッチング素子に加
わる電圧を2分することができる。
て、一対の電極のそれぞれにスイッチング素子を配置す
ることで、例えば液晶に交流波形の電圧を加える場合、
液晶に加える電圧の最大値をスイッチング素子が扱う電
圧と同じ値とすることができる。これは、従来のように
一方の電極のみにスイッチング素子が配置されている場
合の2倍の値である。また、液晶に同じ電圧を加える場
合を考えると、従来の一方の電極にスイッチング素子が
配置されていた場合と比較して、スイッチング素子に加
わる電圧を2分することができる。
【0024】この結果、スイッチング素子として薄膜ト
ランジスタを用いた場合、薄膜トランジスタに加わる電
圧(ソース/ドレイン間に加わる電圧)を、小さくする
ことができるので、薄膜トランジスタの劣化の問題やO
FF電流の問題を低減することができる。
ランジスタを用いた場合、薄膜トランジスタに加わる電
圧(ソース/ドレイン間に加わる電圧)を、小さくする
ことができるので、薄膜トランジスタの劣化の問題やO
FF電流の問題を低減することができる。
【0025】また、一対の電極に配置された薄膜トラン
ジスタのソースにそれぞれ逆位相の信号を与えること
で、液晶に与えることのできる電圧を大きくすることが
できる。例えば、2つの薄膜トランジスタのソースに加
えられる電圧を振幅V/2の矩形状の交流波形とした場
合、その位相を180度ずらすことによって、液晶に与
えられる電圧を振幅Vの波形とすることができる。
ジスタのソースにそれぞれ逆位相の信号を与えること
で、液晶に与えることのできる電圧を大きくすることが
できる。例えば、2つの薄膜トランジスタのソースに加
えられる電圧を振幅V/2の矩形状の交流波形とした場
合、その位相を180度ずらすことによって、液晶に与
えられる電圧を振幅Vの波形とすることができる。
【0026】
〔実施例1〕図1に本明細書で開示する発明を利用した
実施例の概略の構成を示す。図1に示すのは、アクティ
ブマトリクス型の液晶表示装置の画素の1つの基本的な
構成を示す。図1において、ソース線101とゲイト線
102と薄膜トランジスタ106とは、一方の基板上に
形成されており、ソース線110とゲイト線109と薄
膜トランジスタ114とは、他方の基板上に形成されて
いる。基板はガラス基板を用い、この一対の基板間に液
晶107が保持されている。また図示はしないが必要に
応じて液晶107と並列に補助容量が配置される。
実施例の概略の構成を示す。図1に示すのは、アクティ
ブマトリクス型の液晶表示装置の画素の1つの基本的な
構成を示す。図1において、ソース線101とゲイト線
102と薄膜トランジスタ106とは、一方の基板上に
形成されており、ソース線110とゲイト線109と薄
膜トランジスタ114とは、他方の基板上に形成されて
いる。基板はガラス基板を用い、この一対の基板間に液
晶107が保持されている。また図示はしないが必要に
応じて液晶107と並列に補助容量が配置される。
【0027】図1に示す構成においては、薄膜トランジ
スタ106と114とをNチャネル型の薄膜トランジス
タとする。図1に示す構成においては、液晶107に加
わる電圧が2分されて薄膜トランジスタ106と114
とに加わることになる。
スタ106と114とをNチャネル型の薄膜トランジス
タとする。図1に示す構成においては、液晶107に加
わる電圧が2分されて薄膜トランジスタ106と114
とに加わることになる。
【0028】〔実施例2〕本実施例では、図1に示す構
成の作製工程を説明する。ここでは、1つの画素の部分
の作製工程を示すが、他に多数の画素がマトリクス状に
配置されることはいうまでもない。
成の作製工程を説明する。ここでは、1つの画素の部分
の作製工程を示すが、他に多数の画素がマトリクス状に
配置されることはいうまでもない。
【0029】図3に作製工程を示す。まず下地膜として
酸化珪素膜(図示せず)が成膜されたガラス基板(例え
ばコーニング7059ガラス基板)301を用意する。
このガラス基板301上に非晶質珪素膜をプラズマCV
D法または減圧熱CVD法により1000Åの厚さに成
膜し、レーザー光の照射や加熱等の適当な方法によって
結晶化させる。さらに薄膜トランジスタの活性層の大き
さにパターニングを行い、活性層302を得る。ここで
活性層302は、結晶性を有する珪素半導体で構成され
ている。(図3(A))
酸化珪素膜(図示せず)が成膜されたガラス基板(例え
ばコーニング7059ガラス基板)301を用意する。
このガラス基板301上に非晶質珪素膜をプラズマCV
D法または減圧熱CVD法により1000Åの厚さに成
膜し、レーザー光の照射や加熱等の適当な方法によって
結晶化させる。さらに薄膜トランジスタの活性層の大き
さにパターニングを行い、活性層302を得る。ここで
活性層302は、結晶性を有する珪素半導体で構成され
ている。(図3(A))
【0030】次にゲイト絶縁膜となる酸化珪素膜303
をスパッタ法またはプラズマCVD法で1000Åの厚
さに成膜する。さらにゲイト電極を形成するためのアル
ミニウムを主成分とする膜を5000Åの厚さに蒸着法
により成膜する。そしてパターニングを行うことによ
り、ゲイト電極304を形成する。さらに電解溶液中に
おいてゲイト電極304を陽極として陽極酸化を行うこ
とにより、酸化物層305を形成する。この酸化物層の
厚さは、2000Å程度とする。この酸化物層の厚さ
が、後にオフセットゲイト領域を形成するために利用さ
れる。(図3(B))
をスパッタ法またはプラズマCVD法で1000Åの厚
さに成膜する。さらにゲイト電極を形成するためのアル
ミニウムを主成分とする膜を5000Åの厚さに蒸着法
により成膜する。そしてパターニングを行うことによ
り、ゲイト電極304を形成する。さらに電解溶液中に
おいてゲイト電極304を陽極として陽極酸化を行うこ
とにより、酸化物層305を形成する。この酸化物層の
厚さは、2000Å程度とする。この酸化物層の厚さ
が、後にオフセットゲイト領域を形成するために利用さ
れる。(図3(B))
【0031】次にイオン注入法またはプラズマドーピン
グ法により、P(リン)イオン(P+ )のドーピングを
行う。そして、レーザー光または強光(赤外光)の照射
を行うことにより、イオンがドーピングされた領域のア
ニールと活性化が行われる。こうして、ソース領域30
6、ドレイン領域310、チャネル形成領域308、オ
フセットゲイト領域307と309、が自己整合的に形
成される。
グ法により、P(リン)イオン(P+ )のドーピングを
行う。そして、レーザー光または強光(赤外光)の照射
を行うことにより、イオンがドーピングされた領域のア
ニールと活性化が行われる。こうして、ソース領域30
6、ドレイン領域310、チャネル形成領域308、オ
フセットゲイト領域307と309、が自己整合的に形
成される。
【0032】次に層間絶縁膜として酸化珪素または酸化
珪素膜311をプラズマCVD法で形成する。この層間
絶縁膜は、酸化珪素膜と窒化珪素膜との積層、さらには
酸化珪素膜や窒化珪素膜とポリイミド等の樹脂材料との
積層で構成してもよい。
珪素膜311をプラズマCVD法で形成する。この層間
絶縁膜は、酸化珪素膜と窒化珪素膜との積層、さらには
酸化珪素膜や窒化珪素膜とポリイミド等の樹脂材料との
積層で構成してもよい。
【0033】そして、透明電極(ITO)312を形成
する。透明電極312は画素電極を構成する。そして孔
開け工程を経て、ソース電極313とドレイン電極31
4とをアルミニウムまたはその他適当な金属材料でもっ
て形成する。(図3(D))
する。透明電極312は画素電極を構成する。そして孔
開け工程を経て、ソース電極313とドレイン電極31
4とをアルミニウムまたはその他適当な金属材料でもっ
て形成する。(図3(D))
【0034】こうして、一方の基板上に一つの画素が形
成される。図3(D)に示す薄膜トランジスタは、例え
ば、図1の114で示される薄膜トランジスタに対応す
る。そしてソース111は、ソース電極313に、ドレ
イン112は、ドレイン電極314にそれぞれ対応す
る。また透明電極312は、液晶107の一方に配置さ
れる画素電極となる。
成される。図3(D)に示す薄膜トランジスタは、例え
ば、図1の114で示される薄膜トランジスタに対応す
る。そしてソース111は、ソース電極313に、ドレ
イン112は、ドレイン電極314にそれぞれ対応す
る。また透明電極312は、液晶107の一方に配置さ
れる画素電極となる。
【0035】ここでは一方の基板側の構成を示したが、
他方の基板においても同様な構成が形成される。そして
2つの基板の間に液晶を充填することにより、液晶セル
を構成することができる。
他方の基板においても同様な構成が形成される。そして
2つの基板の間に液晶を充填することにより、液晶セル
を構成することができる。
【0036】〔実施例3〕図4に液晶表示装置の構成の
一例を示す。図4に示す構成は、液晶表示装置の一つの
画素電極を示すものであり、一対のガラス基板401と
402との間に液晶107が挟まれた構成を有してい
る。液晶107の種類は特に限定されるものではない。
また液晶107は、ポリイミド等の樹脂材料で構成され
た配向膜408によって配向されている。
一例を示す。図4に示す構成は、液晶表示装置の一つの
画素電極を示すものであり、一対のガラス基板401と
402との間に液晶107が挟まれた構成を有してい
る。液晶107の種類は特に限定されるものではない。
また液晶107は、ポリイミド等の樹脂材料で構成され
た配向膜408によって配向されている。
【0037】液晶107へは、一対の透明電極(画素電
極)406と407とから所定の電界が加えられる。こ
の一対の透明電極406と407は、それぞれ薄膜トラ
ンジスタ106と114のソースに接続されている。ま
た、薄膜トランジスタ106と114とは、図3に示し
たものと同様な構成を有する。
極)406と407とから所定の電界が加えられる。こ
の一対の透明電極406と407は、それぞれ薄膜トラ
ンジスタ106と114のソースに接続されている。ま
た、薄膜トランジスタ106と114とは、図3に示し
たものと同様な構成を有する。
【0038】図4に示す構成においては、薄膜トランジ
スタ106と114とが、対抗する形で配置されている
が、その位置をずらして配置するのでもよい。
スタ106と114とが、対抗する形で配置されている
が、その位置をずらして配置するのでもよい。
【0039】〔実施例4〕ここでは、図1にその電気的
に等価な概略図を、図4にその概略図を示す、1つの画
素部分の動作方法について説明する。
に等価な概略図を、図4にその概略図を示す、1つの画
素部分の動作方法について説明する。
【0040】ここでは、図4に対応させると、106が
Nチャネル型であり、114がPチャネル型である場合
の動作の一例を例を示す。また図1に対応させると、1
06がNチャネル型であり、114がPチャネル型であ
る場合の例である。
Nチャネル型であり、114がPチャネル型である場合
の動作の一例を例を示す。また図1に対応させると、1
06がNチャネル型であり、114がPチャネル型であ
る場合の例である。
【0041】この場合のタイムチャートの一例を図5に
示す。図5には、それぞれの薄膜トランジスタのソース
およびゲートに加えられる電圧のタイミングが示されて
いる。図5(A)のソース電圧は、図1のソース配線1
01から供給される電圧である。また図5(A)のゲイ
ト電圧は、図1のゲイト配線102から供給される電圧
である。また図5(B)のソース電圧は、図1のソース
配線110から供給される電圧である。また図5(B)
のゲイト電圧は、図1のゲイト配線109から供給され
る電圧である。
示す。図5には、それぞれの薄膜トランジスタのソース
およびゲートに加えられる電圧のタイミングが示されて
いる。図5(A)のソース電圧は、図1のソース配線1
01から供給される電圧である。また図5(A)のゲイ
ト電圧は、図1のゲイト配線102から供給される電圧
である。また図5(B)のソース電圧は、図1のソース
配線110から供給される電圧である。また図5(B)
のゲイト電圧は、図1のゲイト配線109から供給され
る電圧である。
【0042】また図5(C)には、液晶107に加わる
電圧が示されている。図5に示すのは、矩形状の交流信
号を液晶(例えばTN型の液晶)に加えることによっ
て、その表示を黒または白(即ち透過または不透過)の
状態で維持する例である。実際の表示においては、図6
(A)及び/または(B)のソース電位がビデオ信号に
よって変調されて、画像表示が行われる。
電圧が示されている。図5に示すのは、矩形状の交流信
号を液晶(例えばTN型の液晶)に加えることによっ
て、その表示を黒または白(即ち透過または不透過)の
状態で維持する例である。実際の表示においては、図6
(A)及び/または(B)のソース電位がビデオ信号に
よって変調されて、画像表示が行われる。
【0043】ここで例えば、V0 =10Vの場合を考え
る。即ち、ソースに振幅5Vの矩形状の波形を有する電
圧を加えた場合を考える。この場合、51の始めの状態
において、ソース線101に+5Vの電位が加えられる
ことになる。この状態でゲイトに電圧が印加されるの
で、ドレイン104が+5Vの電位となる。また、ソー
ス線110には−5Vが加えられ、ドレイン112の電
位は−5Vとなる。従って、ソース112を基準として
考えるならば、液晶107に加わる電圧は、10Vとな
る。
る。即ち、ソースに振幅5Vの矩形状の波形を有する電
圧を加えた場合を考える。この場合、51の始めの状態
において、ソース線101に+5Vの電位が加えられる
ことになる。この状態でゲイトに電圧が印加されるの
で、ドレイン104が+5Vの電位となる。また、ソー
ス線110には−5Vが加えられ、ドレイン112の電
位は−5Vとなる。従って、ソース112を基準として
考えるならば、液晶107に加わる電圧は、10Vとな
る。
【0044】また、52の始めの状態において、ソース
線101に−5Vの電位が加えられると、ゲイトに電圧
が印加されているので、ドレイン104が−5Vの電位
となる。また、ソース線110には+5Vが加えられ、
ドレイン112の電位は+5Vとなる。従って、ソース
112を基準として考えられば、液晶107に加わる電
圧は、−10Vとなる。
線101に−5Vの電位が加えられると、ゲイトに電圧
が印加されているので、ドレイン104が−5Vの電位
となる。また、ソース線110には+5Vが加えられ、
ドレイン112の電位は+5Vとなる。従って、ソース
112を基準として考えられば、液晶107に加わる電
圧は、−10Vとなる。
【0045】結果として、液晶107には±10Vの電
圧が繰り返し加えられることになる。従ってこの場合、
薄膜トランジスタ106と114とのソース/ドレイン
間に加える電圧と同じ電圧値を液晶107に加えること
ができることになる。
圧が繰り返し加えられることになる。従ってこの場合、
薄膜トランジスタ106と114とのソース/ドレイン
間に加える電圧と同じ電圧値を液晶107に加えること
ができることになる。
【0046】ここでは、一方の薄膜トランジスタのソー
スおよびゲイトに加わる電圧と他方の薄膜トランジスタ
のソースおよびゲイトに加わる電圧とを同じ値とした
が、これは互いに異なる値でもよい。
スおよびゲイトに加わる電圧と他方の薄膜トランジスタ
のソースおよびゲイトに加わる電圧とを同じ値とした
が、これは互いに異なる値でもよい。
【0047】〔実施例5〕本実施例は、図1に示す構成
において、106がNチャネル型であり、114がPチ
ャネル型の場合の動作例を示す。図6にタイムチャート
図を示す。(A)は、図1の106で示されるNチャネ
ル型の薄膜トランジスタに加わる電圧を示し、図1のソ
ース線101から供給される電圧を示す。(B)は、図
1の114で示されるPチャネル型の薄膜トランジスタ
に加わる電圧を示し、図1のソース線110から供給さ
れる電圧を示す。また(C)は、液晶107に加わる電
圧を示す。
において、106がNチャネル型であり、114がPチ
ャネル型の場合の動作例を示す。図6にタイムチャート
図を示す。(A)は、図1の106で示されるNチャネ
ル型の薄膜トランジスタに加わる電圧を示し、図1のソ
ース線101から供給される電圧を示す。(B)は、図
1の114で示されるPチャネル型の薄膜トランジスタ
に加わる電圧を示し、図1のソース線110から供給さ
れる電圧を示す。また(C)は、液晶107に加わる電
圧を示す。
【0048】図6に示すタイムチャートの場合、液晶に
は、一定の周波数で繰り返される矩形状の高周波電圧が
加えられ、黒表示または白表示が維持される。実際の表
示においては、図6(A)及び/または(B)のソース
電位がビデオ信号によって変調されて、画像表示が行わ
れる。
は、一定の周波数で繰り返される矩形状の高周波電圧が
加えられ、黒表示または白表示が維持される。実際の表
示においては、図6(A)及び/または(B)のソース
電位がビデオ信号によって変調されて、画像表示が行わ
れる。
【0049】〔実施例6〕図7に示すのは、図1に示す
構成において、キャパシタ701、702を配置したも
のである。キャパシタ701、702は液晶の種類等に
より必要とする容量のものを用いればよい。また、それ
ぞれの薄膜トランジタの極性等により、異なる容量のも
のを用いるのでもよい。
構成において、キャパシタ701、702を配置したも
のである。キャパシタ701、702は液晶の種類等に
より必要とする容量のものを用いればよい。また、それ
ぞれの薄膜トランジタの極性等により、異なる容量のも
のを用いるのでもよい。
【0050】〔実施例7〕図1に示すのは、一つの画素
の例であるが、ここでは、図1に示すような画素がマト
リクス状に構成された場合の等価回路を示す。図8に図
1に示す構成をマトリクス状に配置した場合の回路図を
示す。図8において、Anm、Anm’は一方の基板側に形
成された配線、Bmn、Bmn’は他方の基板に配置された
配線を示す。即ち、図8においてAmn、Anm’は紙面手
前側の基板に形成された配線を示し、またBmn、Bmn’
は紙面向う側の基板に配置された配線を示す。
の例であるが、ここでは、図1に示すような画素がマト
リクス状に構成された場合の等価回路を示す。図8に図
1に示す構成をマトリクス状に配置した場合の回路図を
示す。図8において、Anm、Anm’は一方の基板側に形
成された配線、Bmn、Bmn’は他方の基板に配置された
配線を示す。即ち、図8においてAmn、Anm’は紙面手
前側の基板に形成された配線を示し、またBmn、Bmn’
は紙面向う側の基板に配置された配線を示す。
【0051】803は液晶であり、一方の基板側に配置
された薄膜トランジタ801と他方の基板側に配置され
た薄膜トランジスタ802とによって駆動される。図8
において、A11’は一方の基板側におけるソース線であ
り、Am1が一方の基板側におけるゲイト線である。ま
た、B11’は他方の基板側におけるソース線であり、B
m1が他方の基板側におけるゲイト線である。
された薄膜トランジタ801と他方の基板側に配置され
た薄膜トランジスタ802とによって駆動される。図8
において、A11’は一方の基板側におけるソース線であ
り、Am1が一方の基板側におけるゲイト線である。ま
た、B11’は他方の基板側におけるソース線であり、B
m1が他方の基板側におけるゲイト線である。
【0052】図9に示すのは、図8に示す構成におい
て、補助容量901と902とを配置したものである。
補助容量901、902の値は、液晶の種類や駆動方法
等によって設定される。またその容量は互いに異なるも
のであってもよい。また一方のみに補助容量を設けるの
でもよい。
て、補助容量901と902とを配置したものである。
補助容量901、902の値は、液晶の種類や駆動方法
等によって設定される。またその容量は互いに異なるも
のであってもよい。また一方のみに補助容量を設けるの
でもよい。
【0053】〔実施例8〕本実施例は、一対の基板のそ
れぞれの表面にマトリクス状に構成された画素に配置さ
れる薄膜トランジスタと、画素に配置された薄膜トラン
ジスタを駆動するための周辺回路とを一体化して設けた
例である。
れぞれの表面にマトリクス状に構成された画素に配置さ
れる薄膜トランジスタと、画素に配置された薄膜トラン
ジスタを駆動するための周辺回路とを一体化して設けた
例である。
【0054】アクティブマトリクス型の液晶表示装置に
おける画素周辺回路としては、シフトレジスタ方式また
はデコーダ・ドライバ方式が利用されているが、これら
の回路は、ICにより構成され画素の周辺にタブにより
接続されている。しかし、これら周辺回路をもガラス基
板上に集積化して設けることによって、装置の小型化や
軽量化を図ることができる。本実施例で示す構成は、画
素に配置される薄膜トランジスタと同時に周辺回路をも
同時に形成することにより、一対のカラス基板の内側に
必要とする回路を全て薄膜集積回路で構成することを特
徴とする。
おける画素周辺回路としては、シフトレジスタ方式また
はデコーダ・ドライバ方式が利用されているが、これら
の回路は、ICにより構成され画素の周辺にタブにより
接続されている。しかし、これら周辺回路をもガラス基
板上に集積化して設けることによって、装置の小型化や
軽量化を図ることができる。本実施例で示す構成は、画
素に配置される薄膜トランジスタと同時に周辺回路をも
同時に形成することにより、一対のカラス基板の内側に
必要とする回路を全て薄膜集積回路で構成することを特
徴とする。
【0055】図10に本実施例の概略の構成を示す。図
10において、10と14とで一対の基板を構成する。
この一対の基板の間に液晶が配置され、液晶表示装置と
なる。各画素の構成は、図1または図7に示すような構
成を有しており、それらが図8、図9に示すようなマト
リクス状に配置されている。
10において、10と14とで一対の基板を構成する。
この一対の基板の間に液晶が配置され、液晶表示装置と
なる。各画素の構成は、図1または図7に示すような構
成を有しており、それらが図8、図9に示すようなマト
リクス状に配置されている。
【0056】それぞれの基板上には、各画素に対応して
少なくとも一つの薄膜トランジスタは配置されている。
そしてこの各画素に配置された薄膜トランジスタを駆動
するための周辺回路も基板上に薄膜集積回路として形成
されている。
少なくとも一つの薄膜トランジスタは配置されている。
そしてこの各画素に配置された薄膜トランジスタを駆動
するための周辺回路も基板上に薄膜集積回路として形成
されている。
【0057】周辺回路の種類は必要に応じて選択すれば
よい。即ち、マトリクス状に配置された画素の周辺に配
置され、映像や図形の表示の際に、必要とする信号を扱
う回路であれば、特に限定されるものではない。この周
辺回路としては、例えばデコーダー・ドライバー回路を
挙げることができる。
よい。即ち、マトリクス状に配置された画素の周辺に配
置され、映像や図形の表示の際に、必要とする信号を扱
う回路であれば、特に限定されるものではない。この周
辺回路としては、例えばデコーダー・ドライバー回路を
挙げることができる。
【0058】図10に示す構成においては、(A)に示
す一方の基板10の側にマトリクス状に構成された画素
領域13、周辺回路11と12が配置され、(B)に示
す他方の基板14の側にマトリクス状に構成された画素
領域15、周辺回路16と17が配置され、(C)に示
すように、周辺回路の領域が重ならないようにして、2
つの基板が張り合わせられている。
す一方の基板10の側にマトリクス状に構成された画素
領域13、周辺回路11と12が配置され、(B)に示
す他方の基板14の側にマトリクス状に構成された画素
領域15、周辺回路16と17が配置され、(C)に示
すように、周辺回路の領域が重ならないようにして、2
つの基板が張り合わせられている。
【0059】図7に示すような構成を採用した場合、一
対の基板間に必要とする回路を集積化することができ、
不良の発生の多いタブを利用した配線を行う必要がない
という特徴を有する。また、すべての回路を高特性を有
する結晶性珪素薄膜トランジスタで集積化して設けるこ
とで、トータルコストを下げることができる。
対の基板間に必要とする回路を集積化することができ、
不良の発生の多いタブを利用した配線を行う必要がない
という特徴を有する。また、すべての回路を高特性を有
する結晶性珪素薄膜トランジスタで集積化して設けるこ
とで、トータルコストを下げることができる。
【0060】〔実施例9〕本実施例は、例えば図8の8
01、802で示される薄膜トランジスタの配置方法に
関する。図11に本実施例の概略の構成を示す。図11
に示すのは、完成後の液晶パネルの画素領域を一方の面
から見た場合の模式図を示したものである。図11に
は、手前側の基板に設けられた配線1111と111
2、画素電極1113が示されている。画素電極111
3は、双方の基板におけるものが重なるように構成され
ている。図中1114は紙面手前側の基板に形成された
薄膜トランジスタの領域であり、1115が紙面向う側
の基板に配置された薄膜トランジスタの領域である。
01、802で示される薄膜トランジスタの配置方法に
関する。図11に本実施例の概略の構成を示す。図11
に示すのは、完成後の液晶パネルの画素領域を一方の面
から見た場合の模式図を示したものである。図11に
は、手前側の基板に設けられた配線1111と111
2、画素電極1113が示されている。画素電極111
3は、双方の基板におけるものが重なるように構成され
ている。図中1114は紙面手前側の基板に形成された
薄膜トランジスタの領域であり、1115が紙面向う側
の基板に配置された薄膜トランジスタの領域である。
【0061】図11に示される1つの画素は、例えば図
1に示す構成を紙面上の方から見た場合のものと理解す
ることができる。即ち、1114で示される領域に図1
における薄膜トランジスタ106が配置され、1115
で示される領域に図1でいう薄膜トランジスタ114が
配置されていると考えることができる。
1に示す構成を紙面上の方から見た場合のものと理解す
ることができる。即ち、1114で示される領域に図1
における薄膜トランジスタ106が配置され、1115
で示される領域に図1でいう薄膜トランジスタ114が
配置されていると考えることができる。
【0062】図11に示す構成においては、画素の配置
される一対の薄膜トランジスタが、重ならないように配
置されていることが特徴である。このような構成とした
場合、素子同士が重ならないので、素子に無用な圧力が
加わったり、静電気等により、薄膜トランジスタが悪影
響を受ける可能性を排除することができる。また、それ
ぞれの薄膜トランジスタの配線をブラックマトリクスと
して利用することができる。ただし、液晶パネルとして
の開口率が低下するという欠点がある。
される一対の薄膜トランジスタが、重ならないように配
置されていることが特徴である。このような構成とした
場合、素子同士が重ならないので、素子に無用な圧力が
加わったり、静電気等により、薄膜トランジスタが悪影
響を受ける可能性を排除することができる。また、それ
ぞれの薄膜トランジスタの配線をブラックマトリクスと
して利用することができる。ただし、液晶パネルとして
の開口率が低下するという欠点がある。
【0063】また、パネルの一方の面から見て、薄膜ト
ランジスタが重なるように配置してもよい。この場合、
素子が一つの領域において重なることになるので、素子
に不要な圧力が加わったり、静電気による悪影響を受け
る可能性があるが、開口率を高くすることができる。
ランジスタが重なるように配置してもよい。この場合、
素子が一つの領域において重なることになるので、素子
に不要な圧力が加わったり、静電気による悪影響を受け
る可能性があるが、開口率を高くすることができる。
【0064】
【発明の効果】一対の電極によって液晶を挟んだ構成に
おいて、それぞれの電極にスイッチング用の薄膜トラン
ジスタを配置することにより、液晶に加えることのでき
る電圧を大きくすることができる。また、液晶に加える
電圧を2つの薄膜トランジスタで分担することになるの
で、それぞれの薄膜トランジスタのソース/ドレイン間
に加わる電圧を、従来の一方の電極のみに薄膜トランジ
スタを配置した場合に比較して小さくすることができ
る。そして、このことにより、OFF電流の値が小さい
領域で薄膜トランジスタを動作させることができ、良好
な液晶の動作を行わすことができる。さらに、用いる薄
膜トランジスタに加わる電圧を小さくすることで、薄膜
トランジスタの劣化を抑えることができる。
おいて、それぞれの電極にスイッチング用の薄膜トラン
ジスタを配置することにより、液晶に加えることのでき
る電圧を大きくすることができる。また、液晶に加える
電圧を2つの薄膜トランジスタで分担することになるの
で、それぞれの薄膜トランジスタのソース/ドレイン間
に加わる電圧を、従来の一方の電極のみに薄膜トランジ
スタを配置した場合に比較して小さくすることができ
る。そして、このことにより、OFF電流の値が小さい
領域で薄膜トランジスタを動作させることができ、良好
な液晶の動作を行わすことができる。さらに、用いる薄
膜トランジスタに加わる電圧を小さくすることで、薄膜
トランジスタの劣化を抑えることができる。
【図1】 マトリクス配置された画素部分の概要を示
す。
す。
【図2】 従来における画素部分の概要を示す。
【図3】 薄膜トランジスタの作製工程を示す。
【図4】 2つの薄膜トランジスタを用いた画素部分の
概要を示す。
概要を示す。
【図5】 図1に示す構成を動作させるためのタイムチ
ャートを示す。
ャートを示す。
【図6】 図1に示す構成を動作させるためのタイムチ
ャートを示す。
ャートを示す。
【図7】 マトリクス配置された画素部分の概要を示
す。
す。
【図8】 マトリクス配置された画素部分の概要を示
す。
す。
【図9】 マトリクス配置された画素部分の概要を示
す。
す。
【図10】周辺回路と一体化された液晶パネルの構成を
示す。
示す。
【図11】マトリクス配置された画素部分の概要を示
す。
す。
101、109、21 ソース線 102、109、22 ゲイト線 103、111、24 ソース 104、112、25 ドレイン 105、113、26 ゲイト 106、114、23 薄膜トランジスタ 107、27 液晶 301 ガラス基板 302 活性層 303 ゲイト絶縁膜 304 ゲイト電極 305 酸化物層 306 ソース領域 307 オフセットゲイト領域 308 チャネル形成領域 309 オフセットゲイト領域 310 ドレイン領域 311 層間絶縁膜 312 透明電極(画素電極) 313 ソース電極 314 ドレイン電極 701 キャパシタ 801、802 薄膜トランジスタ 901、902 補助容量 10、14 基板 11、12、16、17 周辺回路 13、15 画素領域 1111、1112 配線 1114、1115 薄膜トランジスタが配置
された領域
された領域
Claims (9)
- 【請求項1】 少なくとも一対の電極と、 前記一対の電極に挟まれて保持された液晶と、 前記一対の電極の一方に接続されたスイッチング素子
と、 前記一対の電極の他方に接続されたスイッチング素子
と、 を有することを特徴とする電気光学装置。 - 【請求項2】 一対の基板間に液晶が挟まれて保持され
た構成を有し、 前記一対の基板の一方及び他方には、マトリクス状にス
イッチング素子が配置されており、 前記一対の基板の一方及び他方に配置されたスイッチン
グ素子には、それぞれ画素電極が接続されていることを
特徴とする電気光学装置。 - 【請求項3】 一対の電極間に液晶が保持された構成を
有し、 前記一対の電極の一方及び他方には、同極性の薄膜トラ
ンジスタが接続されており、前記2つの薄膜トランジス
タが同時に動作することを特徴とする電気光学装置。 - 【請求項4】 一対の電極間に液晶が保持された構成を
有し、 前記一対の電極の一方にはNチャネル型の薄膜トランジ
スタが接続されており、 前記一対の電極の他方にはPチャネル型の薄膜トランジ
スタが接続されており、 前記Nチャネル型の薄膜トランジスタと前記Pチャネル
型の薄膜トランジスタとが同時に動作することを特徴と
する電気光学装置。 - 【請求項5】 一対の電極間に液晶が配置された構成を
有し、 前記一対の電極の一方及び他方には、少なくとも1つの
薄膜トランジスタが接続されており、それぞれの電極に
接続された薄膜トランジスタのソースには、逆位相の信
号が加えられることを特徴とする電気光学装置。 - 【請求項6】 一対の電極間に液晶が配置された構成を
有し、 前記一対の基板の双方には、マトリクス状に配置された
画素電極と、 該画素電極のそれぞれに配置されたスイッチング素子
と、 前記画素電極に配置されたスイッチング素子を駆動する
周辺駆動回路と、 が形成されていることを特徴とする電気光学装置。 - 【請求項7】 一対の電極間に液晶が配置された構成を
有し、 前記一対の電極のそれぞれには、スイッチング素子が配
置されており、 前記スイッチング素子は互いに重なる位置に配置されて
いることを特徴とする電気光学装置。 - 【請求項8】 一対の電極間に液晶が配置された構成を
有し、 前記一対の電極のそれぞれには、スイッチング素子が配
置されており、 前記スイッチング素子は互いに重ならない位置に配置さ
れていることを特徴とする電気光学装置。 - 【請求項9】 一対の電極間に液晶が配置された構成を
有し、 前記一対の電極のそれぞれには、スイッチング素子が配
置されており、 前記一対の画素電極は、互いにずれて配置されているこ
とを特徴とする電気光学装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15527595A JPH0850309A (ja) | 1994-05-31 | 1995-05-30 | 電気光学装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14129394 | 1994-05-31 | ||
JP6-142447 | 1994-05-31 | ||
JP14244794 | 1994-05-31 | ||
JP6-141293 | 1994-05-31 | ||
JP15527595A JPH0850309A (ja) | 1994-05-31 | 1995-05-30 | 電気光学装置 |
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ID=27318220
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JP (1) | JPH0850309A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043578A (ja) * | 2000-07-25 | 2002-02-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2006128731A (ja) * | 2006-02-06 | 2006-05-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2010044403A (ja) * | 2009-09-24 | 2010-02-25 | Au Optronics Corp | 液晶表示装置及びこれの製造方法 |
JP2015118210A (ja) * | 2013-12-18 | 2015-06-25 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
-
1995
- 1995-05-30 JP JP15527595A patent/JPH0850309A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015118210A (ja) * | 2013-12-18 | 2015-06-25 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
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