JPH04241294A

JPH04241294A - 半導体記憶装置

Info

Publication number: JPH04241294A
Application number: JP3014745A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-01-14
Filing date: 1991-01-14
Publication date: 1992-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、例えば、アドレスマルチプレクス方式を採りかつ多ビ
ット構成とされるダイナミック型ＲＡＭ（ランダムアク
セスメモリ）等に利用して特に有効な技術に関するもの
である。

【０００２】

【従来の技術】情報蓄積キャパシタとアドレス選択ＭＯ
ＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）とからなるいわゆる１
素子型メモリセルがあり、このような１素子型メモリセ
ルが格子状に配置されてなるメモリアレイを基本構成と
するダイナミック型ＲＡＭがある。従来のダイナミック
型ＲＡＭにおいて、そのアドレス空間は、同一ビット数
の行選択信号すなわちＸアドレス信号と列選択信号すな
わちＹアドレス信号とによって指定される。ダイナミッ
ク型ＲＡＭはいわゆるアドレスマルチプレクス方式を採
り、上記Ｘアドレス信号及びＹアドレス信号は共通のア
ドレス入力端子を介して時分割的に入力される。

【０００３】アドレスマルチプレクス方式を採るダイナ
ミック型ＲＡＭについて、例えば、特開昭６２−１５４
２９１号公報に記載されている。

【０００４】

【発明が解決しようとする課題】近年、集積回路の微細
化及び高集積化技術の進展にともない、上記ダイナミッ
ク型ＲＡＭ等の大容量化が著しい。このことは、コンピ
ュータ等の主記憶装置の実装効率を飛躍的に高めている
が、小規模のシステムでは、特に主記憶装置等の増設単
位を最適化する上で、ダイナミック型ＲＡＭの多ビット
化が必要とされる傾向にある。つまり、ダイナミック型
ＲＡＭ単体として、同時に入力又は出力しうる記憶デー
タのビット数を８ビットにバイトワイド化しあるいは１
６ビットにワードワイド化してコンピュータ等のシステ
ムバスに対応付けることで、主記憶装置等の増設単位を
適当な大きさに縮小しようとするものである。しかし、
このようなダイナミック型ＲＡＭの多ビット化は、その
外部端子数を増大させる結果となり、例えばいわゆる１
６ビット×１メガビットの記憶容量を有するダイナミッ
ク型ＲＡＭの場合、その外部端子数は、図１０に例示さ
れるように、合計４０個にも達する。その結果、ダイナ
ミック型ＲＡＭのパッケージサイズが大きくなり、ダイ
ナミック型ＲＡＭからなる主記憶装置等の実装効率が低
下する。

【０００５】一方、上記のような実装効率の低下を防ぐ
ため、図１１に示されるように、例えばアドレス入力端
子Ａ０〜Ａ９とデータ入出力端子ＩＯ７〜ＩＯ１６とを
兼用し、Ｘアドレス信号及びＹアドレス信号に加えて入
力データ及び出力データを時分割的に入力又は出力する
方法が提案されている。ところが、この方法を採った場
合、図１２に示されるように、入力データＤＩ７〜ＤＩ
１６をＹアドレス信号Ｙ０〜Ｙ９の後に入力しなくては
ならず、相応してダイナミック型ＲＡＭのライトサイク
ルのアクセスタイムが遅くなるという問題が生じる。

【０００６】この発明の目的は、そのアクセスタイムを
犠牲にすることなく外部端子数の削減を図ったダイナミ
ック型ＲＡＭ等の半導体記憶装置を提供することにある
。この発明の他の目的は、ダイナミック型ＲＡＭ等から
なる主記憶装置等の高速性を損なうことなくその実装効
率を高めることにある。

【０００７】

【課題を解決するための手段】ダイナミック型ＲＡＭ等
のメモリアレイを、半導体基板を情報蓄積キャパシタの
蓄積ノード側の電極として用いない立体構造型メモリセ
ルにより構成し、その行アドレス数を列アドレス数より
多くしてリフレッシュサイクル数を増やすとともに、列
選択信号と同数の行選択信号とを共通の外部端子を介し
て時分割的に入力し、残りの行選択信号と入力データ又
は出力データとを他の共通の外部端子を介して時分割的
に入力又は出力する。

【０００８】

【作用】上記手段によれば、列選択信号と入力データと
を同時に入力できるため、ライトサイクルのアクセスタ
イムを犠牲にすることなく、ダイナミック型ＲＡＭ等の
外部端子数を削減でき、そのパッケージサイズを縮小す
ることができる。その結果、ダイナミック型ＲＡＭ等か
らなる主記憶装置等の高速性を損なうことなく、その実
装効率を高めることができる。

【０００９】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭの一実施例
の端子配置図が示され、図３及び図４ならびに図５には
、そのリードサイクル及びライトサイクルならびにリー
ドモディファイライトサイクルの一実施例のタイミング
図がそれぞれ示されている。これらの図をもとに、この
実施例のダイナミック型ＲＡＭの構成と動作の概要なら
びにその特徴について説明する。なお、図１の各ブロッ
クを構成する回路素子は、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。

【００１０】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹを基本構成とする。メモリアレイＭＡＲＹは、特
に制限されないが、同図の垂直方向に平行して配置され
る４０９６本のワード線と水平方向に平行して配置され
る４０９６組の相補ビット線とを含み、これらのワード
線及び相補ビット線の交点に格子状に配置される合計１
６７７７２１６個のメモリセルを含む。これにより、こ
の実施例のダイナミック型ＲＡＭは、いわゆる１６メガ
ビットの記憶容量を有するものとされる。

【００１１】この実施例において、メモリアレイＭＡＲ
Ｙを構成する４０９６本のワード線は、特に制限されな
いが、択一的に選択状態とされ、各ワード線に対応して
行アドレスがそれぞれ割り当てられる。したがって、ダ
イナミック型ＲＡＭの行アドレス数は、ワード線と同じ
４０９６となる。これらの行アドレスは、１２ビットの
Ｘアドレス信号Ｘ０〜Ｘ１１（行選択信号）によって択
一的に指定される。一方、メモリアレイＭＡＲＹを構成
する４０９６組の相補ビット線は、後述するように、１
６組ずつ同時に選択状態とされ、同時に選択状態とされ
る１６組の相補ビット線ごとに列アドレスがそれぞれ割
り当てられる。したがって、ダイナミック型ＲＡＭの列
アドレス数は、相補ビット線の１６分の１つまり２５６
となる。これらの列アドレスは、８ビットのＹアドレス
信号Ｙ０〜Ｙ７（列選択信号）によって択一的に指定さ
れる。つまり、この実施例のダイナミック型ＲＡＭでは
、行アドレス数が、列アドレスの１６倍とされ、ダイナ
ミック型ＲＡＭの総アドレス数の平方根より大きくされ
る。これにより、通常のリード又はライトサイクルやリ
フレッシュサイクルにおいて同時に活性状態とされるセ
ンスアンプの単位増幅回路の数は、行アドレスと列アド
レスが同数とされる従来のダイナミック型ＲＡＭに比較
して４分の１に削減される。その結果、相応してダイナ
ミック型ＲＡＭの動作電流が削減され、その低消費電力
化が図られる。

【００１２】メモリアレイＭＡＲＹを構成するメモリセ
ルのそれぞれは、特に制限されないが、情報蓄積キャパ
シタ及びアドレス選択ＭＯＳＦＥＴからなるいわゆる１
素子型メモリセルとされ、さらに３次元スタックトキャ
パシタセルに代表されるようないわゆる立体構造型メモ
リセルとされる。したがって、各メモリセルの上記情報
蓄積キャパシタの蓄積ノード側の電極は、半導体基板を
用いることなく、言い換えるならば所定の絶縁膜をはさ
んで形成される一対のポリシリコン層の一方を用いるこ
とによって構成される。これにより、メモリセルの情報
保持特性は著しく改善され、相応してダイナミック型Ｒ
ＡＭのリフレッシュ周期が長くされる。前述のように、
ダイナミック型ＲＡＭの行アドレス数は列アドレス数の
１６倍とされ、同時に活性状態とされるセンスアンプの
単位増幅回路の数は従来のダイナミック型ＲＡＭに比較
して４分の１に削減される。このことは、一方でリフレ
ッシュサイクル数の増大を招きダイナミック型ＲＡＭの
ビジー率を高める原因となるが、立体構造型メモリセル
の採用によってダイナミック型ＲＡＭのリフレッシュ周
期を長くし、そのビジー率の増大を抑制することができ
る。なお、３次元スタックトキャパシタセル等の立体構
造型メモリセルについては、周知な技術であるため、詳
細な説明を割愛する。

【００１３】メモリアレイＭＡＲＹを構成するワード線
は、特に制限されないが、ＸアドレスデコーダＸＡＤに
結合され、択一的に選択状態とされる。このＸアドレス
デコーダＸＡＤには、ＸアドレスバッファＸＡＢから１
２ビットの内部アドレス信号ｘ０〜ｘ１１が供給され、
タイミング発生回路ＴＧから内部制御信号ＸＤＧが供給
される。また、ＸアドレスバッファＸＡＢの一方の入力
端子には、共通の外部端子すなわちアドレス入力端子Ａ
０〜Ａ７を介して８ビットのＸアドレス信号Ｘ０〜Ｘ７
が時分割的に供給され、他の共通の外部端子すなわちア
ドレス入力端子Ａ８〜Ａ１１を介して残り４ビットのＸ
アドレス信号Ｘ８〜Ｘ１１が時分割的に供給される。Ｘ
アドレスバッファＸＡＢの他方の入力端子には、リフレ
ッシュアドレスカウンタ回路ＲＦＣから１２ビットのリ
フレッシュアドレス信号Ｒ０〜Ｒ１１が供給される。Ｘ
アドレスバッファＸＡＢには、さらにタイミング発生回
路ＴＧから内部制御信号ＲＦ及びＸＬが供給され、リフ
レッシュアドレスカウンタ回路ＲＦＣには内部制御信号
ＲＣＵが供給される。なお、この実施例において、上記
アドレス入力端子Ａ８〜Ａ１１は、記憶データを入力又
は出力するための外部端子すなわちデータ入出力端子Ｉ
Ｏ９、ＩＯ１０、ＩＯ８ならびにＩＯ７としてそれぞれ
兼用される。

【００１４】ＸアドレスデコーダＸＡＤは、内部制御信
号ＸＤＧがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＡＤは、内部アドレス信号ｘ０〜ｘ１１をデコード
し、メモリアレイＭＡＲＹの対応するワード線を択一的
にハイレベルの選択状態とする。ＸアドレスバッファＸ
ＡＢは、ダイナミック型ＲＡＭが通常の動作サイクルと
され内部制御信号ＲＦがロウレベルとされるとき、アド
レス入力端子Ａ０〜Ａ１１を介して供給されるＸアドレ
ス信号Ｘ０〜Ｘ１１を内部制御信号ＸＬに従って取り込
み、これを保持する。また、ダイナミック型ＲＡＭが所
定のリフレッシュサイクルとされ内部制御信号ＲＦがハ
イレベルとされるとき、リフレッシュアドレスカウンタ
回路ＲＦＣから供給されるリフレッシュアドレス信号Ｒ
０〜Ｒ１１を取り込み、これを保持する。そして、これ
らのＸアドレス信号又はリフレッシュアドレス信号をも
とに上記内部アドレス信号ｘ０〜ｘ１１を形成し、Ｘア
ドレスデコーダＸＡＤに供給する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、ダイナミック型ＲＡＭが所定
のリフレッシュサイクルとされるとき、内部制御信号Ｒ
ＣＵに従って歩進動作を行い、上記リフレッシュアドレ
ス信号Ｒ０〜Ｒ１１を形成して、ＸアドレスデコーダＸ
ＡＤに供給する。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その一方において、センスアンプＳＡの
対応する単位増幅回路に結合され、その他方において、
カラムスイッチＣＳＷの対応するスイッチＭＯＳＦＥＴ
に結合される。

【００１６】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる４０９６個の
単位増幅回路を含む。センスアンプＳＡには、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが供給される。セ
ンスアンプＳＡの各単位増幅回路は、上記内部制御信号
ＰＡがハイレベルとされることで、選択的にかつ一斉に
動作状態とされる。この動作状態において、各単位増幅
回路は、メモリアレイＭＡＲＹの選択されたワード線に
結合される４０９６個のメモリセルから対応する相補ビ
ット線を介して出力される微小読み出し信号を増幅し、
ハイレベル又はロウレベルの２値読み出し信号とする。

【００１７】カラムスイッチＣＳＷは、メモリアレイＭ
ＡＲＹの各相補ビット線に対応して設けられる４０９６
対のスイッチＭＯＳＦＥＴを含む。これらのスイッチＭ
ＯＳＦＥＴの一方は、メモリアレイＭＡＲＹの対応する
相補ビット線の非反転又は反転信号線にそれぞれ結合さ
れ、その他方は、１６組の相補共通データ線ＣＤ０〜Ｃ
Ｄ１５に１６対おきに共通結合される。カラムスイッチ
ＣＳＷの隣接する１６対のスイッチＭＯＳＦＥＴのゲー
トはそれぞれ共通結合され、ＹアドレスデコーダＹＡＤ
から対応するビット線選択信号がそれぞれ供給される。カラムスイッチＣＳＷを構成するスイッチＭＯＳＦＥＴ
は、対応する上記ビット線選択信号が択一的にハイレベ
ルとされることで、選択的にかつ１６対ずつ一斉にオン
状態となり、メモリアレイＭＡＲＹの対応する１６組の
相補ビット線と相補共通データ線ＣＤ０〜ＣＤ１５とを
選択的に接続状態とする。

【００１８】ＹアドレスデコーダＹＡＤには、特に制限
されないが、ＹアドレスバッファＹＡＢから８ビットの
内部アドレス信号ｙ０〜ｙ７が供給され、タイミング発
生回路ＴＧから内部制御信号ＹＤＧが供給される。また
、ＹアドレスバッファＹＡＢには、上記アドレス入力端
子Ａ０〜Ａ７を介して８ビットのＹアドレス信号Ｙ０〜
Ｙ７が時分割的に供給され、タイミング発生回路ＴＧか
ら内部制御信号ＹＬが供給される。Ｙアドレスデコーダ
ＹＡＤは、上記内部制御信号ＹＤＧがハイレベルとされ
ることで、選択的に動作状態とされる。この動作状態に
おいて、ＹアドレスデコーダＹＡＤは、内部アドレス信
号ｙ０〜ｙ７をデコードし、対応する上記ビット線選択
信号を択一的にハイレベルとする。一方、Ｙアドレスバ
ッファＹＡＢは、アドレス入力端子Ａ０〜Ａ７を介して
供給されるＹアドレス信号Ｙ０〜Ｙ７を内部制御信号Ｙ
Ｌに従って取り込み、これを保持するとともに、これら
のＹアドレス信号をもとに上記内部アドレス信号ｙ０〜
ｙ７を形成し、ＹアドレスデコーダＹＡＤに供給する。

【００１９】相補共通データ線ＣＤ０〜ＣＤ１５は、特
に制限されないが、データ入出力回路ＩＯＣに結合され
る。データ入出力回路ＩＯＣは、相補共通データ線ＣＤ
０〜ＣＤ１５に対応して設けられる１６個のライトアン
プ及びリードアンプと、同数のデータ入力バッファ及び
データ出力バッファとを含む。このうち、各データ入力
バッファの入力端子は、対応するデータ入出力端子ＩＯ
１〜ＩＯ１６にそれぞれ結合され、その出力端子は、対
応するライトアンプの入力端子にそれぞれ結合される。各ライトアンプの出力端子は、対応する相補共通データ
線ＣＤ０〜ＣＤ１５にそれぞれ結合される。一方、各リ
ードアンプの入力端子は、対応する相補共通データ線Ｃ
Ｄ０〜ＣＤ１５にそれぞれ結合され、その出力端子は、
対応するデータ出力バッファの入力端子に結合される。各データ出力バッファの出力端子は、対応するデータ入
出力端子ＩＯ１〜ＩＯ１６にそれぞれ結合される。

【００２０】データ入出力回路ＩＯＣの各データ入力バ
ッファは、ダイナミック型ＲＡＭがライトサイクル又は
リードモディファイライトサイクルとされるとき、対応
するデータ入出力端子ＩＯ１〜ＩＯ１６を介して供給さ
れる書き込みデータを取り込み、対応するライトアンプ
に伝達する。これらの書き込みデータは、各ライトアン
プから対応する相補共通データ線ＣＤ０〜ＣＤ１５を介
してメモリアレイＭＡＲＹの選択された１６個のメモリ
セルに伝達され、書き込まれる。一方、データ入出力回
路ＩＯＣの各リードアンプは、ダイナミック型ＲＡＭが
リードサイクル又はリードモディファイライトとされる
とき、メモリアレイＭＡＲＹの選択された１６個のメモ
リセルから対応する相補共通データ線ＣＤ０〜ＣＤ１５
を介して出力される読み出し信号をさらに増幅し、対応
するデータ出力バッファに伝達する。これらの読み出し
信号は、各データ出力バッファから対応するデータ入出
力端子ＩＯ１〜ＩＯ１６を介して送出される。

【００２１】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＵＣＡＳＢ及
びＬＣＡＳＢ，ライトイネーブル信号ＷＥＢならびに出
力イネーブル信号ＯＥＢをもとに、上記各種の内部制御
信号を形成し、ダイナミック型ＲＡＭの各部に供給する
。特に制限されないが、この実施例のダイナミック型Ｒ
ＡＭは、上記カラムアドレスストローブ信号ＵＣＡＳＢ
及びＬＣＡＳＢに従って１６ビットの記憶データの上位
バイト又は下位バイトのみを８ビットずつ選択的に入力
又は出力するいわゆるバイト切り分け機能を備える。

【００２２】ところで、この実施例のダイナミック型Ｒ
ＡＭは、特に制限されないが、図２に示されるように、
いわゆるＳＯＪ（Ｓｍａｌｌ　　Ｏｕｔｌｉｎｅ　　Ｊ
−ｌｅａｄ）パッケージ形態とされ、３６個の外部端子
（ピン）を有する。このうち、第１及び第１０ならびに
第１８の外部端子は、回路の電源電圧を供給するための
電源電圧供給端子ＶＣＣ１及びＶＣＣ２ならびにＶＣＣ
３とされ、第３０及び第２７ならびに第１９の外部端子
は、回路の接地電位を供給するための接地電位供給端子
ＶＳＳ１及びＶＳＳ２ならびにＶＳＳ３とされる。特に
制限されないが、電源電圧供給端子ＶＣＣ１を介して供
給される回路の電源電圧ならびに接地電位供給端子ＶＳ
Ｓ１を介して供給される回路の接地電位は、比較的動作
電流の変化が著しいデータ入出力回路ＩＯＣに電源電圧
ＶＣＣＢならびに接地電位ＶＳＳＢとして供給され、電
源電圧供給端子ＶＣＣ２及びＶＣＣ３を介して供給され
る回路の電源電圧ならびに接地電位供給端子ＶＳＳ２及
びＶＳＳ３を介して供給される回路の接地電位は、ダイ
ナミック型ＲＡＭの他の内部回路に電源電圧ＶＣＣなら
びに接地電位ＶＳＳとして供給される。これにより、特
にデータ入出力回路ＩＯＣの１６個のデータ出力バッフ
ァが同時に動作状態とされる場合において、電源電圧Ｖ
ＣＣＢ又は接地電位ＶＳＳＢの変動による影響を抑え、
ダイナミック型ＲＡＭの動作の安定化を図ることができ
る。

【００２３】次に、第１１、第１２、第２４、第２５及
び第２６の外部端子は、対応する起動制御信号すなわち
ライトイネーブル信号ＷＥＢ、ロウアドレスストローブ
信号ＲＡＳＢ、出力イネーブル信号ＯＥＢ、カラムアド
レスストローブ信号ＵＣＡＳＢ及びＬＣＡＳＢを入力す
るためにそれぞれ用いられる。一方、第２〜第７の外部
端子は、データ入出力端子ＩＯ１〜ＩＯ６として用いら
れ、第３０〜第３５の外部端子は、データ入出力端子Ｉ
Ｏ１１〜ＩＯ２６として用いられる。また、第１４〜第
１７の外部端子は、アドレス入力端子Ａ０〜Ａ３として
用いられ、第２０〜第２３の外部端子は、アドレス入力
端子Ａ４〜Ａ７として用いられる。さらに、第８、第９
、第２８ならびに第２９の外部端子は、データ入出力端
子ＩＯ７ないしＩＯ１０として用いられるとともに、ア
ドレス入力端子Ａ１１、Ａ１０、Ａ８及びＡ９として兼
用される。なお、第１３の外部端子は、利用されないノ
ーコネクト端子ＮＣとされる。

【００２４】ダイナミック型ＲＡＭがリードサイクルと
されるとき、アドレス入力端子Ａ０〜Ａ７には、図３に
示されるように、ロウアドレスストローブ信号ＲＡＳＢ
の立ち下がりエッジに同期してＸアドレス信号Ｘ０〜Ｘ
７が供給され、さらにカラムアドレスストローブ信号Ｕ
ＣＡＳＢ又はＬＣＡＳＢの立ち下がりエッジに同期して
Ｙアドレス信号Ｙ０〜Ｙ７が供給される。また、データ
入出力端子ＩＯ７〜ＩＯ１０すなわちアドレス入力端子
Ａ８〜Ａ１０には、ロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がりエッジに同期してＸアドレス信号Ｘ８〜
Ｘ１０が供給され、さらに出力イネーブル信号ＯＥＢが
ロウレベルとされる間、メモリアレイＭＡＲＹの指定さ
れたメモリセルから読み出された出力データＤＯ７〜Ｄ
Ｏ１０が出力される。言うまでもなく、データ入出力端
子ＩＯ１〜ＩＯ６ならびにＩＯ１１〜ＩＯ１６には、出
力イネーブル信号ＯＥＢがロウレベルとされる間、メモ
リアレイＭＡＲＹの指定された他のメモリセルから読み
出された出力データＤＯ１〜ＤＯ６ならびにＤＯ１１〜
ＤＯ１６が出力される。

【００２５】同様に、ダイナミック型ＲＡＭがライトサ
イクルとされるとき、アドレス入力端子Ａ０〜Ａ７には
、図４に示されるように、ロウアドレスストローブ信号
ＲＡＳＢの立ち下がりエッジに同期してＸアドレス信号
Ｘ０〜Ｘ７が供給され、さらにカラムアドレスストロー
ブ信号ＵＣＡＳＢ又はＬＣＡＳＢの立ち下がりエッジに
同期してＹアドレス信号Ｙ０〜Ｙ７が供給される。また
、データ入出力端子ＩＯ７〜ＩＯ１０すなわちアドレス
入力端子Ａ８〜Ａ１０には、ロウアドレスストローブ信
号ＲＡＳＢの立ち下がりエッジに同期してＸアドレス信
号Ｘ８〜Ｘ１０が供給され、さらにＹアドレス信号Ｙ０
〜Ｙ７と同時点から、メモリアレイＭＡＲＹの指定され
たメモリセルに書き込むべき入力データＤＩ７〜ＤＩ１
０が入力される。データ入出力端子ＩＯ１〜ＩＯ６なら
びにＩＯ１１〜ＩＯ１６には、入力データＤＩ７〜ＤＩ
１０に同期して、メモリアレイＭＡＲＹの指定された他
のメモリセルに書き込むべき入力データＤＩ１〜ＤＩ６
ならびにＤＩ１１〜ＤＩ１６が入力される。入力データ
ＤＩ１〜ＤＩ１６が入力される間、ライトイネーブル信
号ＷＥＢが所定のタイミング条件を満たすべくロウレベ
ルとされる。

【００２６】一方、ダイナミック型ＲＡＭがリードモデ
ィファイライトサイクルとされるとき、アドレス入力端
子Ａ０〜Ａ７には、図５に示されるように、ロウアドレ
スストローブ信号ＲＡＳＢの立ち下がりエッジに同期し
てＸアドレス信号Ｘ０〜Ｘ７が供給され、さらにカラム
アドレスストローブ信号ＵＣＡＳＢ又はＬＣＡＳＢの立
ち下がりエッジに同期してＹアドレス信号Ｙ０〜Ｙ７が
供給される。また、データ入出力端子ＩＯ７〜ＩＯ１０
すなわちアドレス入力端子Ａ８〜Ａ１０には、ロウアド
レスストローブ信号ＲＡＳＢの立ち下がりエッジに同期
してＸアドレス信号Ｘ８〜Ｘ１０が供給され、さらに出
力イネーブル信号ＯＥＢがロウレベルとされる間、メモ
リアレイＭＡＲＹの指定されたメモリセルから読み出さ
れた出力データＤＯ７〜ＤＯ１０が出力される。そして
、出力イネーブル信号ＯＥＢがハイレベルに戻されてか
ら所定の時間が経過した時点で、上記メモリセルに書き
込むべき入力データＤＩ７〜ＤＩ１０が入力される。データ入出力端子ＩＯ１〜ＩＯ６ならびにＩＯ１１〜Ｉ
Ｏ１６には、出力イネーブル信号ＯＥＢがロウレベルと
される間、メモリアレイＭＡＲＹの指定された他のメモ
リセルから読み出された出力データＤＯ１〜ＤＯ６なら
びにＤＯ１１〜ＤＯ１６が出力され、さらに入力データ
ＤＩ７〜ＤＩ１０に同期して、上記メモリセルに書き込
むべき入力データＤＩ１〜ＤＩ６ならびにＤＩ１１〜Ｄ
Ｉ１６が入力される。入力データＤＩ１〜ＤＩ１６が入
力される間、ライトイネーブル信号ＷＥＢが所定のタイ
ミング条件を満たすべくロウレベルとされる。

【００２７】以上のように、この実施例のダイナミック
型ＲＡＭでは、メモリアレイＭＡＲＹが半導体基板を情
報蓄積キャパシタの蓄積ノード側の電極として用いない
３次元スタックトキャパシタセル等の立体構造型メモリ
セルによって構成されるとともに、多ビット化にともな
うアドレス縮退が列アドレス方向にのみ行われることで
行アドレス数が列アドレス数より多くされる。そして、
列選択信号すなわちＹアドレス信号Ｙ０〜Ｙ７と同数の
行選択信号すなわちＸアドレス信号Ｘ０〜Ｘ７とが共通
の外部端子すなわちアドレス入力端子Ａ０〜Ａ７を介し
て時分割的に供給され、残りの行選択信号すなわちＸア
ドレス信号Ｘ８〜Ｘ１１と読み出し又は書き込みデータ
の一部すなわち出力データＤＯ７〜ＤＯ１０あるいは入
力データＤＩ７〜ＤＩ１０とが他の共通の外部端子すな
わちデータ入出力端子ＩＯ７〜ＩＯ１０つまりはアドレ
ス入力端子Ａ８〜Ａ１１を介して時分割的に供給される
。これにより、この実施例のダイナミック型ＲＡＭでは
、図１０に示される従来のダイナミック型ＲＡＭに比較
して、４個の外部端子を削減することができ、これによ
ってそのパッケージ長を約１００ミル（１ミルは千分の
１インチ）縮小することができる。その結果、ダイナミ
ック型ＲＡＭによって構成される主記憶装置の実装効率
が高められる。これらの効果は、前述のように、ライト
サイクルにおける書き込みデータの入力タイミングを遅
らせることなく、言い換えるならばダイナミック型ＲＡ
Ｍのライトサイクルのアクセスタイムを犠牲にすること
なく実現でき、これによって主記憶装置等の高速性が損
なわれることはない。

【００２８】以上の本実施例に示されるように、この発
明をアドレスマルチプレクス方式を採りかつ多ビット構
成とされるダイナミック型ＲＡＭ等の半導体記憶装置に
適用することで、次のような作用効果が得られる。すな
わち、（１）ダイナミック型ＲＡＭ等のメモリアレイを
、半導体基板を情報蓄積キャパシタの蓄積ノード側の電
極として用いない立体構造型メモリセルにより構成し、
その行アドレス数を列アドレス数より多くしてリフレッ
シュサイクル数を増やすとともに、列選択信号と同数の
行選択信号とを共通の外部端子を介して時分割的に入力
し、残りの行選択信号と入力データ又は出力データとを
他の共通の外部端子を介して時分割的に入力又は出力す
ることで、列選択信号と入力データとを同時に入力でき
るため、ライトサイクルのアクセスタイムを犠牲にする
ことなく、ダイナミック型ＲＡＭ等の外部端子数を削減
できるという効果が得られる。（２）上記（１）項によ
り、相応してダイナミック型ＲＡＭ等のパッケージサイ
ズを縮小できるという効果が得られる。（３）上記（１
）項及び（２）項により、ダイナミック型ＲＡＭ等によ
り構成されるコンピュータの主記憶装置等の高速性を損
なうことなく、その実装効率を高めることができるとい
う効果が得られる。

【００２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、第１図において、ダイナミック型ＲＡＭのメモリア
レイＭＡＲＹは、複数のメモリマットからなるものであ
ってもよい。また、ダイナミック型ＲＡＭは、８ビット
の記憶データを同時に入力又は出力するいわゆる×８ビ
ット構成のものであってもよいし、他のビット構成を採
ることもできる。ダイナミック型ＲＡＭのブロック構成
は、この実施例による制約を受けないし、その記憶容量
も一例に過ぎない。図２において、時分割的に供給され
るＸアドレス信号及びＹアドレス信号ならびに入力デー
タ及び出力データの組み合わせは、種々の実施形態が考
えられるし、各外部端子の配置順も任意である。また、
ダイナミック型ＲＡＭのパッケージ形態も、ＳＯＪに限
定されない。アドレス入力端子の配置位置を優先して設
定したい場合、図６に例示されるように、アドレス入力
端子Ａ８〜Ａ１１又はデータ入出力端子ＩＯ７〜ＩＯ１
０として兼用される外部端子を他のアドレス入力端子Ａ
０〜Ａ３ならびにＡ４〜Ａ７に近接した位置に配置すれ
ばよい。また、電源電圧供給端子及び接地電位供給端子
が２個で済む場合、図７に示されるように、さらに２個
の外部端子を削減できるし、それぞれ１個ずつ設ければ
充分な場合には、図８に示されるように、他に２個の外
部端子を削減できる。加えて、ダイナミック型ＲＡＭに
バイト切り分け機能が必要とされない場合、図９に示さ
れるように、カラムアドレスストローブ信号ＵＣＡＳＢ
及びＬＣＡＳＢをカラムアドレスストローブ信号ＣＡＳ
Ｂとして単一化でき、ノーコネクト端子ＮＣを含めてさ
らに２個の外部端子を削減できる。このとき、ダイナミ
ック型ＲＡＭのパッケージ長は、図１０に示される従来
のダイナミック型ＲＡＭに比較して、約２５０ミルも縮
小される。

【００３０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とするマルチポートＲＡＭやＢｉ・
ＣＭＯＳダイナミック型ＲＡＭ等の各種半導体記憶装置
にも適用できる。この発明は、少なくともアドレスマル
チプレクス方式を採りかつ多ビット構成とされる半導体
記憶装置ならびにこのような半導体記憶装置を含むディ
ジタル集積回路装置に広く適用できる。

【００３１】

【発明の効果】ダイナミック型ＲＡＭ等のメモリアレイ
を、半導体基板を情報蓄積キャパシタの蓄積ノード側の
電極として用いない立体構造型メモリセルにより構成し
、その行アドレス数を列アドレス数より多くしてリフレ
ッシュサイクル数を増やすとともに、列選択信号と同数
の行選択信号とを共通の外部端子を介して時分割的に入
力し、残りの行選択信号と入力データ又は出力データと
を他の共通の外部端子を介して時分割的に入力又は出力
することで、列選択信号と入力データとを同時に入力で
きるため、通常のライトサイクルのアクセスタイムを犠
牲にすることなくダイナミック型ＲＡＭ等の外部端子数
を削減し、そのパッケージサイズを縮小できる。その結
果、ダイナミック型ＲＡＭ等からなる主記憶装置等の高
速性を損なうことなく、その実装効率を高めることがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
端子配置図である。

【図３】図１のダイナミック型ＲＡＭのリードサイクル
の一実施例を示すタイミング図である。

【図４】図１のダイナミック型ＲＡＭのライトサイクル
の一実施例を示すタイミング図である。

【図５】図１のダイナミック型ＲＡＭのリードモディフ
ァイライトサイクルの一実施例を示すタイミング図であ
る。

【図６】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す端子配置図である。

【図７】この発明が適用されたダイナミック型ＲＡＭの
第３の実施例を示す端子配置図である。

【図８】この発明が適用されたダイナミック型ＲＡＭの
第４の実施例を示す端子配置図である。

【図９】この発明が適用されたダイナミック型ＲＡＭの
第５の実施例を示す端子配置図である。

【図１０】従来のダイナミック型ＲＡＭの一例を示す端
子配置図である。

【図１１】従来のダイナミック型ＲＡＭの他の一例を示
す端子配置図である。

【図１２】図１１のダイナミック型ＲＡＭのライトサイ
クルの一例を示すタイミング図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
、ＣＳＷ・・・カラムスイッチ、ＸＡＤ・・・Ｘアドレ
スデコーダ、ＹＡＤ・・・Ｙアドレスデコーダ、ＸＡＢ
・・・Ｘアドレスバッファ、ＲＦＣ・・・リフレッシュ
アドレスカウンタ回路、ＩＯＣ・・・データ入出力回路
、ＴＧ・・・タイミング発生回路。

Claims

【特許請求の範囲】

【請求項１】　　行選択信号の一部と列選択信号とが共
通の外部端子を介して時分割的に入力され、かつ行選択
信号の他の一部と入力データ及び／又は出力データとが
他の共通の外部端子を介して時分割的に入力又は出力さ
れることを特徴とする半導体記憶装置。
【請求項２】　　上記半導体記憶装置の実質的な行アド
レス数は、その実質的な総アドレス数の平方根より大き
くされるものであることを特徴とする請求項１の半導体
記憶装置。
【請求項３】　　上記半導体記憶装置は、同時に複数ビ
ットの記憶データを入力又は出力するものであって、そ
のアドレス空間は、列アドレス方向に縮退されるもので
あることを特徴とする請求項１又は請求項２の半導体記
憶装置。
【請求項４】　　上記半導体記憶装置は、情報蓄積キャ
パシタを含むメモリセルが格子状に配置されてなるメモ
リアレイを具備するものであって、上記メモリセルは、
半導体基板を上記情報蓄積キャパシタの蓄積ノード側の
電極として用いない立体構造型メモリセルであることを
特徴とする請求項１，請求項２又は請求項３の半導体記
憶装置。
【請求項５】　　上記半導体記憶装置は、ダイナミック
型ＲＡＭであることを特徴とする請求項１，請求項２，
請求項３又は請求項４の半導体記憶装置。