JPH08315565A - 現行のダイナミック・ランダム・アクセス・メモリ(dram)素子に対して改良されたデータバンド幅とアドレッシング範囲、及び/又はより小型のdram素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型dram用の方法および装置 - Google Patents
現行のダイナミック・ランダム・アクセス・メモリ(dram)素子に対して改良されたデータバンド幅とアドレッシング範囲、及び/又はより小型のdram素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型dram用の方法および装置Info
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- JPH08315565A JPH08315565A JP7260304A JP26030495A JPH08315565A JP H08315565 A JPH08315565 A JP H08315565A JP 7260304 A JP7260304 A JP 7260304A JP 26030495 A JP26030495 A JP 26030495A JP H08315565 A JPH08315565 A JP H08315565A
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- Dram (AREA)
Abstract
(57)【要約】
【課題】本発明は、DRAM素子のデータバンド幅、及びア
ドレッシング範囲を改良する方法および装置を提供す
る。 【解決手段】方法は、読出し/書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングし、次に、前記読出し/書込みサイクルの各
々で、同一の所定組のピンに、列に沿って、行アドレス
をアドレッシングし、次に、前記読出し/書込みサイク
ルの各々で、及びそれぞれの行アドレスのアドレッシン
グに続いて、それぞれ書込み/読出しサイクル時に、同
一の所定組のピンに関してデータを供給、及び検索する
ことからなる。
ドレッシング範囲を改良する方法および装置を提供す
る。 【解決手段】方法は、読出し/書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングし、次に、前記読出し/書込みサイクルの各
々で、同一の所定組のピンに、列に沿って、行アドレス
をアドレッシングし、次に、前記読出し/書込みサイク
ルの各々で、及びそれぞれの行アドレスのアドレッシン
グに続いて、それぞれ書込み/読出しサイクル時に、同
一の所定組のピンに関してデータを供給、及び検索する
ことからなる。
Description
【0001】
【発明の属する技術分野】本発明は、非同期または同期
モードのいずれかで動作する、ダイナミック・ランダム
・アクセス・メモリ(DRAM)素子に関し、特に、現
行のDRAM素子のデータバンド幅とアドレッシング範
囲の増大、及び/又はより小型のDRAM素子に対して
等価なバンド幅とアドレッシング範囲を与えることに関
する。本発明は、DRAMシステムで慣用的に使用され
るよりも、根本的に新しく異なるインターフェース、及
び関連したアクセス機構により、かかる結果を達成する
ものである。
モードのいずれかで動作する、ダイナミック・ランダム
・アクセス・メモリ(DRAM)素子に関し、特に、現
行のDRAM素子のデータバンド幅とアドレッシング範
囲の増大、及び/又はより小型のDRAM素子に対して
等価なバンド幅とアドレッシング範囲を与えることに関
する。本発明は、DRAMシステムで慣用的に使用され
るよりも、根本的に新しく異なるインターフェース、及
び関連したアクセス機構により、かかる結果を達成する
ものである。
【0002】
【従来の技術】当初、コンピュータ、マイクロプロセッ
サ、及び同様のシステムでデータを格納するための主要
手段は、情報の各ビットをするトランジスタベースの高
速回路に属しており、いわゆるSRAMと言われるスタ
ティック・ランダム・アクセス・メモリであり、例え
ば、「MOSメモリ,1993/94」と題するSamsun
gElectronics のカタログの295−300ページに要
約して記載されている。例えば、Samsungの型名KM6
44002のCMOSのSRAMは、4ビットにより
1、048、576ワードを与え、4つの共通入/出力
線、及び読出しサイクルにおいて、アドレスアクセス時
間よりも速く動作する1つのアドレスイネーブルピン
(高速アクセス時間が15から25nsの範囲にある)
を使用する、32ピンのプラスチックユニット(400
ミル)で提供されていた。100万以上の位置の一つを
独自に選択するために、20のアドレスビットが、4つ
のデータピン及び制御信号と共に再び加えられる(ピン
のうち20個はアドレスピンである)。
サ、及び同様のシステムでデータを格納するための主要
手段は、情報の各ビットをするトランジスタベースの高
速回路に属しており、いわゆるSRAMと言われるスタ
ティック・ランダム・アクセス・メモリであり、例え
ば、「MOSメモリ,1993/94」と題するSamsun
gElectronics のカタログの295−300ページに要
約して記載されている。例えば、Samsungの型名KM6
44002のCMOSのSRAMは、4ビットにより
1、048、576ワードを与え、4つの共通入/出力
線、及び読出しサイクルにおいて、アドレスアクセス時
間よりも速く動作する1つのアドレスイネーブルピン
(高速アクセス時間が15から25nsの範囲にある)
を使用する、32ピンのプラスチックユニット(400
ミル)で提供されていた。100万以上の位置の一つを
独自に選択するために、20のアドレスビットが、4つ
のデータピン及び制御信号と共に再び加えられる(ピン
のうち20個はアドレスピンである)。
【0003】増加するRAM要求に合致するための努力
において、シリコンユニット、又はダイ上の小さなコン
デンサに各ビットを格納し、トランジスタよりも遥かに
少ない空間しかとらない多数のコンデンサを集積する、
いわゆるダイナミック・ランダム・アクセス・メモリ、
すなわちDRAMユニットという概念が導き出された。
特に、多数のかかる素子が設計で実施された場合、結果
として、増大した記憶容量、より高いバンド幅、及び装
置寸法、基板スペース、消費電力、コストに関連した節
約となるDRAMユニットの利点は、周期的なコンデン
サの充電、及び更に複雑なアクセス機構と制御回路の必
要性に優っており、DRAMは、最も或いは最もではな
いとしても、普及タイプのメモリの一つとなった。
において、シリコンユニット、又はダイ上の小さなコン
デンサに各ビットを格納し、トランジスタよりも遥かに
少ない空間しかとらない多数のコンデンサを集積する、
いわゆるダイナミック・ランダム・アクセス・メモリ、
すなわちDRAMユニットという概念が導き出された。
特に、多数のかかる素子が設計で実施された場合、結果
として、増大した記憶容量、より高いバンド幅、及び装
置寸法、基板スペース、消費電力、コストに関連した節
約となるDRAMユニットの利点は、周期的なコンデン
サの充電、及び更に複雑なアクセス機構と制御回路の必
要性に優っており、DRAMは、最も或いは最もではな
いとしても、普及タイプのメモリの一つとなった。
【0004】更に、DRAMの外部回路インターフェー
スは、SRAMと大幅に異なる。上記した例示的な Sam
sungの型名KM644002のSRAMを、前記 Samsu
ngのカタログの330−337ページに記載されている
ような、対応する Samsungの型名KM44C1000B
のCMOSのDRAMと対比すると、列アドレスと行ア
ドレスを与えることにより、アクセスされるアドレス空
間の各位置と、マトリックス内の要素を独自に認識する
ことにおいて、アドレッシングは類似している。例え
ば、100万×4ビットの場合、単に全部で20のアド
レスビットが必要であり、10ビットを使用して、ビッ
トが配置される列を選択し、10ビットで選択された列
における所望のビットの行を選択する。SRAM素子と
比較すると、数本の制御ピンと共に、単に10個のアド
レスピンと4個のデータビットが設けられ、結果とし
て、基板スペース、消費電力、及びコストに関連してか
なりの節約をもたらす、20ピンに過ぎないパッケージ
となる。DRAMアクセス機構は以下のようになる。1
0ビット行アドレスがその後に続く10ビット列アドレ
スが、外部回路により順次的に同一ピンに与えられ、内
部回路は、この順次的に与えられた情報を使用して、前
記カタログに記載されるような所望の独自の位置を選択
する。このDRAMの外部回路インターフェースは、本
来は非同期であり、従って非同期DRAM、或いはas
yncDRAMと言われる。
スは、SRAMと大幅に異なる。上記した例示的な Sam
sungの型名KM644002のSRAMを、前記 Samsu
ngのカタログの330−337ページに記載されている
ような、対応する Samsungの型名KM44C1000B
のCMOSのDRAMと対比すると、列アドレスと行ア
ドレスを与えることにより、アクセスされるアドレス空
間の各位置と、マトリックス内の要素を独自に認識する
ことにおいて、アドレッシングは類似している。例え
ば、100万×4ビットの場合、単に全部で20のアド
レスビットが必要であり、10ビットを使用して、ビッ
トが配置される列を選択し、10ビットで選択された列
における所望のビットの行を選択する。SRAM素子と
比較すると、数本の制御ピンと共に、単に10個のアド
レスピンと4個のデータビットが設けられ、結果とし
て、基板スペース、消費電力、及びコストに関連してか
なりの節約をもたらす、20ピンに過ぎないパッケージ
となる。DRAMアクセス機構は以下のようになる。1
0ビット行アドレスがその後に続く10ビット列アドレ
スが、外部回路により順次的に同一ピンに与えられ、内
部回路は、この順次的に与えられた情報を使用して、前
記カタログに記載されるような所望の独自の位置を選択
する。このDRAMの外部回路インターフェースは、本
来は非同期であり、従って非同期DRAM、或いはas
yncDRAMと言われる。
【0005】しかし、同時に全部のアドレスを提供する
代わりに、列アドレスと行アドレスを順次的に発生する
ことは、前記336と337ページに更に詳細に記載さ
れるように、SRAMと比較して、例えば、299と3
00ページに記載されるSRAMの読出し/書込みアク
セスサイクルと比較して、情報の記憶と検索を遅らせ
る。
代わりに、列アドレスと行アドレスを順次的に発生する
ことは、前記336と337ページに更に詳細に記載さ
れるように、SRAMと比較して、例えば、299と3
00ページに記載されるSRAMの読出し/書込みアク
セスサイクルと比較して、情報の記憶と検索を遅らせ
る。
【0006】しかし、時間周期を越えて、システム要求
は、記録容量、より高いデータバンド幅、より高速なア
クセス時間、バーストモード・アクセス、及びasyn
cDRAMとは異なる同期動作を発展させた。一歩ずつ
の改善で進められた当該技術は、ページモード・アクセ
スのような、より高速のアクセス時間、及び限定バース
トモード・アクセス能力を備えた、より高密度のasy
ncDRAMを提供した。次いで、同期インターフェー
スを備えたDRAMも又生まれた。より多くのピン数を
備えた、より高いデータバンド幅の素子も又開発された
が、その大きなパッケージ寸法のために、市場での成功
は限定されてしまった。更に、より高いデータバンド幅
の要求は、より多くの構成要素、又はより多くのピン数
を備えたより広いデータバンド幅の構成要素を使用し
て、完全に満たされねばならず、不幸にもより多くの基
板スペース、消費電力、及びその欠点へと必然的につな
がった。
は、記録容量、より高いデータバンド幅、より高速なア
クセス時間、バーストモード・アクセス、及びasyn
cDRAMとは異なる同期動作を発展させた。一歩ずつ
の改善で進められた当該技術は、ページモード・アクセ
スのような、より高速のアクセス時間、及び限定バース
トモード・アクセス能力を備えた、より高密度のasy
ncDRAMを提供した。次いで、同期インターフェー
スを備えたDRAMも又生まれた。より多くのピン数を
備えた、より高いデータバンド幅の素子も又開発された
が、その大きなパッケージ寸法のために、市場での成功
は限定されてしまった。更に、より高いデータバンド幅
の要求は、より多くの構成要素、又はより多くのピン数
を備えたより広いデータバンド幅の構成要素を使用し
て、完全に満たされねばならず、不幸にもより多くの基
板スペース、消費電力、及びその欠点へと必然的につな
がった。
【0007】当該技術におけるかかる開発は、より高密
度、及びより高速度をもたらすこれらの向上した素子へ
と一歩づつ導くが、今尚、基本的な構成、外部回路、及
びアクセス機構にとどまっている。各新世代のDRAM
は、32Kから64K、256K、1M、4M、16
M、開発中の256Mと共に64Mへと移行するにつれ
て、より大きな記憶容量、及び概ねより高速のアクセス
時間を有してきた。
度、及びより高速度をもたらすこれらの向上した素子へ
と一歩づつ導くが、今尚、基本的な構成、外部回路、及
びアクセス機構にとどまっている。各新世代のDRAM
は、32Kから64K、256K、1M、4M、16
M、開発中の256Mと共に64Mへと移行するにつれ
て、より大きな記憶容量、及び概ねより高速のアクセス
時間を有してきた。
【0008】このasyncDRAMの発展は、大きな
データバンド幅とアドレッシング能力を備えた、高速度
マイクロプロセッサの新世代での利用可能性により、大
いに刺激された。これらの新しいプロセッサは、記憶と
検索処理を高速にするために、バーストで多重メモリア
クセスがなされる、データ転送モードを提供した。しか
し、asyncDRAMは、限定バーストモード能力を
有するので、バースト転送が、メモリへの全アクセスの
重要な部分になるにつれて、asyncDRAMはシス
テム性能における障害を作り出した。従って、バースト
モードを効率的に処理する必要性、及びCADツールの
新世代の、及び設計方法論の開発は、同期設計を要求
し、上述した同期DRAM、すなわちsyncDRAM
(SDRAM)を開発することに勢いを与えた。asy
ncDRAMからsyncDRAMへ移行する、重大な
発展がなされた。
データバンド幅とアドレッシング能力を備えた、高速度
マイクロプロセッサの新世代での利用可能性により、大
いに刺激された。これらの新しいプロセッサは、記憶と
検索処理を高速にするために、バーストで多重メモリア
クセスがなされる、データ転送モードを提供した。しか
し、asyncDRAMは、限定バーストモード能力を
有するので、バースト転送が、メモリへの全アクセスの
重要な部分になるにつれて、asyncDRAMはシス
テム性能における障害を作り出した。従って、バースト
モードを効率的に処理する必要性、及びCADツールの
新世代の、及び設計方法論の開発は、同期設計を要求
し、上述した同期DRAM、すなわちsyncDRAM
(SDRAM)を開発することに勢いを与えた。asy
ncDRAMからsyncDRAMへ移行する、重大な
発展がなされた。
【0009】クロックがSDRAMに供給され、全ての
アクセスはクロックに同期している。クロックは、バー
スト転送アクセスに対して最適化され、実質的により高
いバーストアクセス速度を有する。初期セットアップ時
間の後、データが、全体のバーストに対してクロック周
期毎に記憶、又は検索される。典型的な4M×4SDR
AM、及びその内部回路は、1994年の Micron Semi
conductor データブックのページ2−1及び2−2に記
載される micron の型名MT48である。SDRAM素
子の読出し/書込みサイクルに対するアクセス機構は、
例えば、「MOSメモリ,1993」と題する Texas I
nstrumentsのカタログのページ4−525及び4−52
6に記載されており、かかるSDRAMは、async
DRAMとは異なるアクセス機構を備え、制御信号を生
成するために、異なる外部回路を必要とする。
アクセスはクロックに同期している。クロックは、バー
スト転送アクセスに対して最適化され、実質的により高
いバーストアクセス速度を有する。初期セットアップ時
間の後、データが、全体のバーストに対してクロック周
期毎に記憶、又は検索される。典型的な4M×4SDR
AM、及びその内部回路は、1994年の Micron Semi
conductor データブックのページ2−1及び2−2に記
載される micron の型名MT48である。SDRAM素
子の読出し/書込みサイクルに対するアクセス機構は、
例えば、「MOSメモリ,1993」と題する Texas I
nstrumentsのカタログのページ4−525及び4−52
6に記載されており、かかるSDRAMは、async
DRAMとは異なるアクセス機構を備え、制御信号を生
成するために、異なる外部回路を必要とする。
【0010】しかし、当業者の見解は、非同期と同期D
RAMの両方が、列と行アクセスのアドレスを順次的に
与えるという概念を保持し、アドレスインターフェース
とは別個に実施されるデータインターフェースを備える
べきであると要求したことを留意されたい。
RAMの両方が、列と行アクセスのアドレスを順次的に
与えるという概念を保持し、アドレスインターフェース
とは別個に実施されるデータインターフェースを備える
べきであると要求したことを留意されたい。
【0011】従って、進展により生み出された重大な要
求は、システムの葛藤の場で、asyncDRAMとS
DRAM間において解決されたが、1つの問題が大いに
未解決のままであり、すなわちデータバンド幅における
進展は、非常な基板スペースを占有し、更に多くの電力
を要求する、有害に消費される多数のDRAMを有して
いる。
求は、システムの葛藤の場で、asyncDRAMとS
DRAM間において解決されたが、1つの問題が大いに
未解決のままであり、すなわちデータバンド幅における
進展は、非常な基板スペースを占有し、更に多くの電力
を要求する、有害に消費される多数のDRAMを有して
いる。
【0012】従って、当該技術の現状において、典型的
な構成は、より広いバンド幅と大きなメモリアレーを与
えるために、多数のDRAMを使用する。これは一例で
より良く示される。
な構成は、より広いバンド幅と大きなメモリアレーを与
えるために、多数のDRAMを使用する。これは一例で
より良く示される。
【0013】64ビット幅のデータバスを備えたプロセ
ッサ、及び4M×64メモリのシステム要求を仮定する
と、SDRAMとasyncDRAMの両方の使用は、
基本ユニットとして4M×4DRAMを仮定して、16
個のDRAMを必要とする。他方で、4M×16DRA
M(4M×4よりもずっと大きいパッケージ寸法)を使
用すると、4個のDRAMのみが必要であるが、尚も4
個の4M×4のパッケージよりも実質的に多くのスペー
スを占有している。
ッサ、及び4M×64メモリのシステム要求を仮定する
と、SDRAMとasyncDRAMの両方の使用は、
基本ユニットとして4M×4DRAMを仮定して、16
個のDRAMを必要とする。他方で、4M×16DRA
M(4M×4よりもずっと大きいパッケージ寸法)を使
用すると、4個のDRAMのみが必要であるが、尚も4
個の4M×4のパッケージよりも実質的に多くのスペー
スを占有している。
【0014】従って、SDRAMを開発しながらなされ
る重大な変化にもかかわらず、類似の構成に対する部品
点数は同一のままであることは明白である。このこと
は、メモリ要求が発展するにつれて、基板スペースに関
して莫大な要求を置き続ける。実際、SDRAMは、相
当する密度に対して、より大きなパッケージ寸法を有し
ており、16個のDRAMは、16個のasyncDR
AMよりも多くのスペースを占める。
る重大な変化にもかかわらず、類似の構成に対する部品
点数は同一のままであることは明白である。このこと
は、メモリ要求が発展するにつれて、基板スペースに関
して莫大な要求を置き続ける。実際、SDRAMは、相
当する密度に対して、より大きなパッケージ寸法を有し
ており、16個のDRAMは、16個のasyncDR
AMよりも多くのスペースを占める。
【0015】細分性は別の問題、すなわち現存のDRA
Mでの論争点である。多数の部品を使用せずに、2M×
64、又は6M×64のような偶数サイズ(4の倍数で
はないサイズ)を得るための簡単な方法はない。一例と
して、6M×64メモリ構成を所望すると、32個の素
子が必要となる。
Mでの論争点である。多数の部品を使用せずに、2M×
64、又は6M×64のような偶数サイズ(4の倍数で
はないサイズ)を得るための簡単な方法はない。一例と
して、6M×64メモリ構成を所望すると、32個の素
子が必要となる。
【0016】更に、順次的な世代でのピン間の互換性
は、非常に狭い範囲に対してのみ存在する。パッケージ
寸法は、DRAMの密度と共に急速に進展し、このこと
は、常に増大するシステムメモリ要求についていくため
に再設計を強いる。なぜなら、より高密度のチップは、
より大きな足型を必要とするからである。
は、非常に狭い範囲に対してのみ存在する。パッケージ
寸法は、DRAMの密度と共に急速に進展し、このこと
は、常に増大するシステムメモリ要求についていくため
に再設計を強いる。なぜなら、より高密度のチップは、
より大きな足型を必要とするからである。
【0017】一般に、より小さなパッケージ寸法の部品
点数が多くなる、又はより大きなパッケージ寸法を有す
る部品点数が少なくなると、当該DRAM技術の現状
は、増大した基板スペース、より多くの消費電力、より
多くの製造およびアセンブリコスト、より低いMTB
F、粗い細分性、及びDRAMの非常に狭い範囲に対し
てのみのピン互換性を不変に要求する。これらの問題
は、20年間の作業にもかかわらず今尚固執している。
点数が多くなる、又はより大きなパッケージ寸法を有す
る部品点数が少なくなると、当該DRAM技術の現状
は、増大した基板スペース、より多くの消費電力、より
多くの製造およびアセンブリコスト、より低いMTB
F、粗い細分性、及びDRAMの非常に狭い範囲に対し
てのみのピン互換性を不変に要求する。これらの問題
は、20年間の作業にもかかわらず今尚固執している。
【0018】本発明の基礎をなす驚くべき開示は、これ
ら全ての欠点、及び制限を相乗的に打ち破り、同一構成
に対して部品点数の削減を可能にし、相当する密度に対
して、より低い消費電力、より少ない製造およびアセン
ブリコスト、より良いMTBF、より精細な細分性、及
びDRAMの広範囲に対する大いに拡張されたピン互換
性を備えた、より小さなパッケージ寸法を提供する。実
際、本発明は、(同一のピン数と寸法の素子を使用し
て)現行のDRAM素子を越えた、データバンド幅およ
びアドレッシング範囲における増大した能力、又はas
yncDRAMおよびSDRAMの両方で、より小さな
DRAM素子パッケージを備えた、等価なバンド幅およ
びアドレッシング範囲を提供する。このことは、むし
ろ、新規のインターフェース、及び関連したアクセス機
構および手順を使用して、過去数十年にわたる当該技術
において一様にとられる方向からの全体的な離脱で達成
される。
ら全ての欠点、及び制限を相乗的に打ち破り、同一構成
に対して部品点数の削減を可能にし、相当する密度に対
して、より低い消費電力、より少ない製造およびアセン
ブリコスト、より良いMTBF、より精細な細分性、及
びDRAMの広範囲に対する大いに拡張されたピン互換
性を備えた、より小さなパッケージ寸法を提供する。実
際、本発明は、(同一のピン数と寸法の素子を使用し
て)現行のDRAM素子を越えた、データバンド幅およ
びアドレッシング範囲における増大した能力、又はas
yncDRAMおよびSDRAMの両方で、より小さな
DRAM素子パッケージを備えた、等価なバンド幅およ
びアドレッシング範囲を提供する。このことは、むし
ろ、新規のインターフェース、及び関連したアクセス機
構および手順を使用して、過去数十年にわたる当該技術
において一様にとられる方向からの全体的な離脱で達成
される。
【0019】
【発明が解決しようとする課題】従って、本発明の目的
は、上述した従来技術の欠点および制限を全て除去し
て、現行および過去のダイナミック・ランダム・アクセ
ス・メモリ素子のデータバンド幅、及びアドレッシング
範囲を改良する、新しい改良された方法および装置を提
供することであり、すなわち、この特性の現行寸法の素
子に対して、データバンド幅、及びアドレッシング範囲
を増大させる、及び/又はより小型の素子において等価
なバンド幅、及びアドレッシング範囲を提供することで
ある。
は、上述した従来技術の欠点および制限を全て除去し
て、現行および過去のダイナミック・ランダム・アクセ
ス・メモリ素子のデータバンド幅、及びアドレッシング
範囲を改良する、新しい改良された方法および装置を提
供することであり、すなわち、この特性の現行寸法の素
子に対して、データバンド幅、及びアドレッシング範囲
を増大させる、及び/又はより小型の素子において等価
なバンド幅、及びアドレッシング範囲を提供することで
ある。
【0020】更なる目的は、ダイナミック・ランダム・
アクセス・メモリ素子に対して、新規のインターフェー
ス、及び関連したアドレッシング機構を提供することで
ある。
アクセス・メモリ素子に対して、新規のインターフェー
ス、及び関連したアドレッシング機構を提供することで
ある。
【0021】他の、及び更なる目的を以下で説明し、特
許請求の範囲において更に完全に詳述する。
許請求の範囲において更に完全に詳述する。
【0022】
【課題を解決するための手段】要約すると、しかし、そ
の観点の一つから、本発明は、列と行アドレス、データ
入力、データ出力、及びイネーブルピンを慣用的に有
し、前記ピンに対応して接続されるアドレッシング、デ
ータ読出し/書込みサイクル制御線で動作する型式の、
ダイナミック・ランダム・アクセス・メモリ素子のデー
タバンド幅、及びアドレッシング範囲能力を改良する方
法を含み、該方法は、読出し/書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングするステップと、次に、前記読出し/書込み
サイクルの各々で、同一の所定組のピンに、列に沿っ
て、行アドレスをアドレッシングするステップと、次
に、読出し/書込みサイクルの各々で、及びそれぞれの
行アドレッシングに続いて、それぞれの書込み/読出し
サイクルの間、同一の所定組のピンに関してデータを供
給、及び検索するステップとを含み、それによって、ア
ドレッシング、書込み、及び読出しに必要とされるピン
数が削減され、従って素子のデータバンド幅、及びアド
レッシング範囲能力が増大される。
の観点の一つから、本発明は、列と行アドレス、データ
入力、データ出力、及びイネーブルピンを慣用的に有
し、前記ピンに対応して接続されるアドレッシング、デ
ータ読出し/書込みサイクル制御線で動作する型式の、
ダイナミック・ランダム・アクセス・メモリ素子のデー
タバンド幅、及びアドレッシング範囲能力を改良する方
法を含み、該方法は、読出し/書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングするステップと、次に、前記読出し/書込み
サイクルの各々で、同一の所定組のピンに、列に沿っ
て、行アドレスをアドレッシングするステップと、次
に、読出し/書込みサイクルの各々で、及びそれぞれの
行アドレッシングに続いて、それぞれの書込み/読出し
サイクルの間、同一の所定組のピンに関してデータを供
給、及び検索するステップとを含み、それによって、ア
ドレッシング、書込み、及び読出しに必要とされるピン
数が削減され、従って素子のデータバンド幅、及びアド
レッシング範囲能力が増大される。
【0023】好適な技法、及び最良形態の設計を以下で
詳細に提供する。
詳細に提供する。
【0024】ここで、添付図面と関連して本発明を説明
する。
する。
【0025】
【発明の実施の形態】上記に言及したように、本発明
(「PARAS」という新語の)は、asyncDRA
M、又はSDRAMのいずれかにより使用される、上記
した現存の技法とは根本的に異なる、別個の外部回路、
及び独自のアクセス機構を有する。本発明によれば、列
アドレスが一組のピンに与えられ、そのあとに行アドレ
スが続き、次いで、データが同一ピンにわたって転送さ
れる。現存のアクセス機構において、手法がDRAMに
同時に提供されるのではなく、書込みサイクルの間記憶
すべきデータは、行アドレスの後に続く。これは、単一
アクセスに対する書込みタイミング、及びバーストアク
セスの第1の書込みにおいて、幾つか不利な影響を有す
るが、本発明の非凡な利点を害されない些細なことと思
われる。更に、読出しサイクルに対するデータ検索は、
実質的に影響されない。
(「PARAS」という新語の)は、asyncDRA
M、又はSDRAMのいずれかにより使用される、上記
した現存の技法とは根本的に異なる、別個の外部回路、
及び独自のアクセス機構を有する。本発明によれば、列
アドレスが一組のピンに与えられ、そのあとに行アドレ
スが続き、次いで、データが同一ピンにわたって転送さ
れる。現存のアクセス機構において、手法がDRAMに
同時に提供されるのではなく、書込みサイクルの間記憶
すべきデータは、行アドレスの後に続く。これは、単一
アクセスに対する書込みタイミング、及びバーストアク
セスの第1の書込みにおいて、幾つか不利な影響を有す
るが、本発明の非凡な利点を害されない些細なことと思
われる。更に、読出しサイクルに対するデータ検索は、
実質的に影響されない。
【0026】本発明のこの独自のアクセス機構は、2つ
の方法で有益に使用され、それを以下で説明する。
の方法で有益に使用され、それを以下で説明する。
【0027】1.DRAMの現存の標準パッケージ寸法
との互換性を維持することが所望であれば、本発明によ
り、同一のパッケージ内のデータバンド幅、及びアドレ
ッシング能力を劇的に増大させることが可能となる。
との互換性を維持することが所望であれば、本発明によ
り、同一のパッケージ内のデータバンド幅、及びアドレ
ッシング能力を劇的に増大させることが可能となる。
【0028】本発明によれば、データビット数は、デー
タが又DRAMにわたって転送される際に増大する。本
発明のアドレッシング能力は又、現存のDRAMに与え
られるあらゆるデータピンに対して、4つの現存の係数
において、データ専用ピンとして現在何本が使用されて
いるかによって、アドレスが又与えられる際に向上す
る。例えば、本発明の「PARAS」システムにおい
て、独自にアドレス可能な位置の数は、単一ビットの現
存のDRAMに対しては4倍、4ビット幅の現行のDR
AMに対しては256倍より多く、8ビット幅の現存の
DRAMに対しては65536倍より多く、等となる。
その式は、「n」ビット幅の慣用的なDRAMに対し
て、22n倍の追加のアドレッシング能力である。
タが又DRAMにわたって転送される際に増大する。本
発明のアドレッシング能力は又、現存のDRAMに与え
られるあらゆるデータピンに対して、4つの現存の係数
において、データ専用ピンとして現在何本が使用されて
いるかによって、アドレスが又与えられる際に向上す
る。例えば、本発明の「PARAS」システムにおい
て、独自にアドレス可能な位置の数は、単一ビットの現
存のDRAMに対しては4倍、4ビット幅の現行のDR
AMに対しては256倍より多く、8ビット幅の現存の
DRAMに対しては65536倍より多く、等となる。
その式は、「n」ビット幅の慣用的なDRAMに対し
て、22n倍の追加のアドレッシング能力である。
【0029】更に、アドレスとデータバンド幅の両方に
おける、この途方もない増加は、現行のDRAMのピン
数を増加せずに達成される。
おける、この途方もない増加は、現行のDRAMのピン
数を増加せずに達成される。
【0030】2.その他に付加されるのは、DRAMピ
ン数を削減し、尚も、現存のDRAM素子により現在も
たらされる、同様のデータバンド幅、及びアドレッシン
グ能力が得られることである。
ン数を削減し、尚も、現存のDRAM素子により現在も
たらされる、同様のデータバンド幅、及びアドレッシン
グ能力が得られることである。
【0031】従って、本発明の新規のアクセス機構によ
れば、素子をより小さなパッケージ寸法で構築可能であ
る。例えば、40ピンのパッケージで現在供給される2
56K×16DRAMは、24ピンにまで削減し、尚
も、より高密度を与えることができる。この削減は、基
板スペース、消費電力、及び上記の他の問題に重大な影
響を与えることになる。
れば、素子をより小さなパッケージ寸法で構築可能であ
る。例えば、40ピンのパッケージで現在供給される2
56K×16DRAMは、24ピンにまで削減し、尚
も、より高密度を与えることができる。この削減は、基
板スペース、消費電力、及び上記の他の問題に重大な影
響を与えることになる。
【0032】この示唆したアクセス機構の影響は、一例
として現存の4M×4DRAMを使用することにより更
に例示されるが、もちろんこのサイズのDRAMのみに
限定されない。
として現存の4M×4DRAMを使用することにより更
に例示されるが、もちろんこのサイズのDRAMのみに
限定されない。
【0033】この例において、22個のアドレスビット
が、4から1メガの記憶セル位置をデコードするために
必要とされる。これら22個のピンは、当該技術のDR
AMにおいて、列と行アドレスの両方に対して11個の
ピンとして、又は列アドレスに対して12個のピン、及
び行アドレスに対して10個のピンとして分割される。
本発明によれば、他方で、列/行アドレスに対して使用
される同一の12個のピンにわたってデータが順次処理
される場合、付加的な12個のデータビットが、元々の
4個のデータビットと共に、外部回路に対して利用可能
となる。これは、結果としてパッケージのピン数を増加
せずに、16個のデータビットの全体のバンド幅とな
る。従って、この状況での64ビット幅のデータバスの
ために、本発明の4個の「PARAS」チップしか必要
とせず、64ビット幅のバスが、同様のパッケージ寸法
の16個のチップを必要とする、従来的な手法に優る決
定的な利点となる。
が、4から1メガの記憶セル位置をデコードするために
必要とされる。これら22個のピンは、当該技術のDR
AMにおいて、列と行アドレスの両方に対して11個の
ピンとして、又は列アドレスに対して12個のピン、及
び行アドレスに対して10個のピンとして分割される。
本発明によれば、他方で、列/行アドレスに対して使用
される同一の12個のピンにわたってデータが順次処理
される場合、付加的な12個のデータビットが、元々の
4個のデータビットと共に、外部回路に対して利用可能
となる。これは、結果としてパッケージのピン数を増加
せずに、16個のデータビットの全体のバンド幅とな
る。従って、この状況での64ビット幅のデータバスの
ために、本発明の4個の「PARAS」チップしか必要
とせず、64ビット幅のバスが、同様のパッケージ寸法
の16個のチップを必要とする、従来的な手法に優る決
定的な利点となる。
【0034】上記で参照したSamsung のDRAMに類似
した、現行の4M×4DRAMの例を続けると、かかる
従来的なDRAMの4個のデータビットDQ3、DQ
2、DQ1、及びDQ0は又、図1および図2におい
て、それぞれasyncDRAMおよびSDRAMを示
すDRAMに対して、アドレス段階時の列と行アドレス
のために使用される。このことは、本発明の変形におけ
る、4つの追加のアドレス線を利用可能とし、従って結
果として実効的に8つの追加のアドレス線となる。上記
した増倍係数を用いると、本発明により、アドレス可能
なDRAMメモリ位置の数は、パッケージ寸法を増大せ
ずに、256倍だけ増大させることができる。実際、こ
の特定の状況において、アドレス範囲は、11個のみが
必要とされる場合、既に割り当てられた12個のアドレ
スビットのために、1024倍だけ増大する。
した、現行の4M×4DRAMの例を続けると、かかる
従来的なDRAMの4個のデータビットDQ3、DQ
2、DQ1、及びDQ0は又、図1および図2におい
て、それぞれasyncDRAMおよびSDRAMを示
すDRAMに対して、アドレス段階時の列と行アドレス
のために使用される。このことは、本発明の変形におけ
る、4つの追加のアドレス線を利用可能とし、従って結
果として実効的に8つの追加のアドレス線となる。上記
した増倍係数を用いると、本発明により、アドレス可能
なDRAMメモリ位置の数は、パッケージ寸法を増大せ
ずに、256倍だけ増大させることができる。実際、こ
の特定の状況において、アドレス範囲は、11個のみが
必要とされる場合、既に割り当てられた12個のアドレ
スビットのために、1024倍だけ増大する。
【0035】ここで指摘すべきことは、本発明により実
施される場合、当該技術の24ピンのパッケージの4M
×4asyncDRAMの状況は、驚くほど広い範囲で
ある、最大4G×16ビット(すなわち、64ギガビッ
ト)にまで適応可能ということである。実際のところ、
64ギガビットDRAMの開発は、今世紀には予期すら
されていなかった。
施される場合、当該技術の24ピンのパッケージの4M
×4asyncDRAMの状況は、驚くほど広い範囲で
ある、最大4G×16ビット(すなわち、64ギガビッ
ト)にまで適応可能ということである。実際のところ、
64ギガビットDRAMの開発は、今世紀には予期すら
されていなかった。
【0036】同様に、syncDRAM(「PARA
S」)として実施される場合、当該技術の44ピンのパ
ッケージの4M×4SDRAMの状況は又、最大4G×
16、すなわち64ギガビットにまで適応可能である。
S」)として実施される場合、当該技術の44ピンのパ
ッケージの4M×4SDRAMの状況は又、最大4G×
16、すなわち64ギガビットにまで適応可能である。
【0037】4M×4の例に対するこれらの増大は、現
存のDRAMよりも、相当する寸法のパッケージの記憶
能力において、3桁よりも良い改善量を示す。上記の例
に対して、図1および図2の本発明のasyncおよび
sync版の最上位の象徴的な提示において、ピン及び
制御線は、明瞭化の目的のために記載されておらず、本
発明の新規の特徴だけを押し出し、慣用的な接地、電
源、及びビット選択もより良い理解だけのために省略し
ている。
存のDRAMよりも、相当する寸法のパッケージの記憶
能力において、3桁よりも良い改善量を示す。上記の例
に対して、図1および図2の本発明のasyncおよび
sync版の最上位の象徴的な提示において、ピン及び
制御線は、明瞭化の目的のために記載されておらず、本
発明の新規の特徴だけを押し出し、慣用的な接地、電
源、及びビット選択もより良い理解だけのために省略し
ている。
【0038】例示の広範囲において、現行のDRAMと
の互換性を記載しているが、「PARAS」は、現存の
素子とピン互換性があると必ずしも保証されないが、同
様のパッケージ寸法内にとどまると予期される。このこ
とは、図2のアドレスビット「A10」と「A11」を
使用する幾つかのコマンド定義が、「PARAS」アク
セス機構を実行するために、変化すなわち異なって定義
されねばならない場合、sync版に対して特に真実で
あり、全体のパッケージ寸法は、同じ又はほとんど同じ
ままである。
の互換性を記載しているが、「PARAS」は、現存の
素子とピン互換性があると必ずしも保証されないが、同
様のパッケージ寸法内にとどまると予期される。このこ
とは、図2のアドレスビット「A10」と「A11」を
使用する幾つかのコマンド定義が、「PARAS」アク
セス機構を実行するために、変化すなわち異なって定義
されねばならない場合、sync版に対して特に真実で
あり、全体のパッケージ寸法は、同じ又はほとんど同じ
ままである。
【0039】上記に言及したように、異なるアクセス段
階に対して、同一組のピンの割り当てられた取扱いのた
めに、本発明によれば、DRAMアクセスが僅かにより
遅くなるという可能性が時折あるが、本技法は圧倒的に
重大な改善を有する。実際、アクセス時間への正確な影
響は無視でき、すなわち実施には何も依存しない。読出
しサイクルは高速であることが期待され、任意の遅延は
書込みサイクルのみに影響を与えることになる。各種の
実施が、特徴及び詳細においてのみ異なるが、本発明の
同じ着想を備えた、この構成に対して可能である。ここ
で、非同期モードと同期モードの2つの主要な実施型式
を更に詳細に説明する。先ず、非同期モードを参照する
と、かかる実施に対するアクセスが、図1の構造と相関
して、図3および図4に示される。列アドレスが先ず、
制御線として、図1、3および4の「ras」(列アド
レスストローブ)を使用して与えられる。次に、行アド
レスが、「cas」信号の制御下で同一ピンにわたって
与えられる。
階に対して、同一組のピンの割り当てられた取扱いのた
めに、本発明によれば、DRAMアクセスが僅かにより
遅くなるという可能性が時折あるが、本技法は圧倒的に
重大な改善を有する。実際、アクセス時間への正確な影
響は無視でき、すなわち実施には何も依存しない。読出
しサイクルは高速であることが期待され、任意の遅延は
書込みサイクルのみに影響を与えることになる。各種の
実施が、特徴及び詳細においてのみ異なるが、本発明の
同じ着想を備えた、この構成に対して可能である。ここ
で、非同期モードと同期モードの2つの主要な実施型式
を更に詳細に説明する。先ず、非同期モードを参照する
と、かかる実施に対するアクセスが、図1の構造と相関
して、図3および図4に示される。列アドレスが先ず、
制御線として、図1、3および4の「ras」(列アド
レスストローブ)を使用して与えられる。次に、行アド
レスが、「cas」信号の制御下で同一ピンにわたって
与えられる。
【0040】書込みサイクルの場合には、図4に示すよ
うに、「行アドレス」の後で、「データ」が同一ピンに
駆動、すなわち印加される。ゆえに、最初の書込みアク
セスは僅かに遅くなる(行アドレスの後で、データが同
一ピンに出現するために)が、同一列での連続した行へ
の引き続くアクセスは、現存のasyncDRAMと同
じになる。非同期モードと、その後に記載した同期モー
ドの両方で一般に、書込みよりもはるかに多い読出し数
が、通常のシステムにおいて実行されるので、書込みサ
イクル時の上記に示唆した、取るに足らない性能劣化は
重要でなくなる。加えて、システム設計においてキャッ
シュが使用される場合、この僅かな劣化は更に、非常に
低レベルに縮減される。
うに、「行アドレス」の後で、「データ」が同一ピンに
駆動、すなわち印加される。ゆえに、最初の書込みアク
セスは僅かに遅くなる(行アドレスの後で、データが同
一ピンに出現するために)が、同一列での連続した行へ
の引き続くアクセスは、現存のasyncDRAMと同
じになる。非同期モードと、その後に記載した同期モー
ドの両方で一般に、書込みよりもはるかに多い読出し数
が、通常のシステムにおいて実行されるので、書込みサ
イクル時の上記に示唆した、取るに足らない性能劣化は
重要でなくなる。加えて、システム設計においてキャッ
シュが使用される場合、この僅かな劣化は更に、非常に
低レベルに縮減される。
【0041】同期(「PARAS」)DRAMの最上位
の内部ブロック図が、説明を簡易にするだけのために、
図5に示される。クロックおよびクロックイネーブル信
号が、かかる型式のDRAMで設けられ、かかる実施の
ためのアクセスが、図2の素子に関連して、図6および
図7に示される。ここで、「ras」、「cas」等の
ような慣用的な名称は、それらが又、制御コマンドをロ
ードするために使用される際に、付加的な意味をなす。
「列アドレス」は、「ras」パルス、及び他の制御信
号の適切な組み合わせでロードされる。次に、「行アド
レス」は、「cas」が低レベルであり、他の信号が適
切な状態である同一ピンにわたってロードされる。「活
性化(activation)」、「非活性化(deactivatio
n)」、「予備充電(precharge)」等のような他のコマ
ンドがある。現存のsyncDRAM規格において、幾
つかのコマンドが、「A10」および「A11」ピンを
使用するデータ段階時に発行され得る。本発明の適用に
おいて、これらのコマンドは、再定義され、異なって実
行されて、その結果、2つの付加的なピンの使用となる
が、全体のパッケージ寸法は尚も同一であり得る。
の内部ブロック図が、説明を簡易にするだけのために、
図5に示される。クロックおよびクロックイネーブル信
号が、かかる型式のDRAMで設けられ、かかる実施の
ためのアクセスが、図2の素子に関連して、図6および
図7に示される。ここで、「ras」、「cas」等の
ような慣用的な名称は、それらが又、制御コマンドをロ
ードするために使用される際に、付加的な意味をなす。
「列アドレス」は、「ras」パルス、及び他の制御信
号の適切な組み合わせでロードされる。次に、「行アド
レス」は、「cas」が低レベルであり、他の信号が適
切な状態である同一ピンにわたってロードされる。「活
性化(activation)」、「非活性化(deactivatio
n)」、「予備充電(precharge)」等のような他のコマ
ンドがある。現存のsyncDRAM規格において、幾
つかのコマンドが、「A10」および「A11」ピンを
使用するデータ段階時に発行され得る。本発明の適用に
おいて、これらのコマンドは、再定義され、異なって実
行されて、その結果、2つの付加的なピンの使用となる
が、全体のパッケージ寸法は尚も同一であり得る。
【0042】書込みサイクルの場合には、図7に示すよ
うに、「行アドレス」の後で、「データ」が同一ピンに
わたって駆動される。最初の書込みサイクルは、慣用的
な同期DRAMよりも1クロック周期だけ遅くなると予
期されるが、同一列での引き続くアクセスは、クロック
周期毎となる。最初の書込みサイクルに対する正確な遅
延は、実施および素子技術に従う。
うに、「行アドレス」の後で、「データ」が同一ピンに
わたって駆動される。最初の書込みサイクルは、慣用的
な同期DRAMよりも1クロック周期だけ遅くなると予
期されるが、同一列での引き続くアクセスは、クロック
周期毎となる。最初の書込みサイクルに対する正確な遅
延は、実施および素子技術に従う。
【0043】読出しサイクルで、図6に示すように、
「行アドレス」が与えられた後で、「データ」が同一ピ
ンにわたって検索され、それぞれ「列アドレス」、「行
アドレス」、及び「データ」の順次処理は、図示のよう
に、現存のsyncDRAMに類似したタイミングを有
することになる。
「行アドレス」が与えられた後で、「データ」が同一ピ
ンにわたって検索され、それぞれ「列アドレス」、「行
アドレス」、及び「データ」の順次処理は、図示のよう
に、現存のsyncDRAMに類似したタイミングを有
することになる。
【0044】本発明の「PARAS」技法を使用する、
代表的なシステムレベルの実施を継続し、4M×64メ
モリアレー要求の実証例を仮定すると、所望の構成を達
成するために、相当するパッケージ寸法が使用されると
推定して、16個の現存のアクセス機構に基づいた4M
×4DRAMではなく、ただ4個の4M×16「PAR
AS」型式のDRAM(async「PARAS」の場
合には、24ピンのパッケージで、sync「PARA
S」の場合には、44ピンのパッケージ)が必要とされ
るだけである。これにより、かなりの基板スペースが節
約され、消費電力が削減され、より良いMTBFと、将
来の拡張に対してより高密度のDRAMと互換性のある
落し込みがもたらされる。
代表的なシステムレベルの実施を継続し、4M×64メ
モリアレー要求の実証例を仮定すると、所望の構成を達
成するために、相当するパッケージ寸法が使用されると
推定して、16個の現存のアクセス機構に基づいた4M
×4DRAMではなく、ただ4個の4M×16「PAR
AS」型式のDRAM(async「PARAS」の場
合には、24ピンのパッケージで、sync「PARA
S」の場合には、44ピンのパッケージ)が必要とされ
るだけである。これにより、かなりの基板スペースが節
約され、消費電力が削減され、より良いMTBFと、将
来の拡張に対してより高密度のDRAMと互換性のある
落し込みがもたらされる。
【0045】4M×64から64M×64へと、より大
きなシステムのメモリ要求が将来に必要とされた場合、
ピン互換性があるので、4M×16の代わりに64M×
16「PARAS」DRAMを落し込むことができる。
このことは、費用に係る新規の基板設計、及びそれに続
く重要な製造が陥るはずである、普及した技術とは対照
的である。4M×4の現存のDRAMは、将来の64M
×4とはピン互換性がないので、市場への時期は重要な
因子であり、厳しく影響されることになる。
きなシステムのメモリ要求が将来に必要とされた場合、
ピン互換性があるので、4M×16の代わりに64M×
16「PARAS」DRAMを落し込むことができる。
このことは、費用に係る新規の基板設計、及びそれに続
く重要な製造が陥るはずである、普及した技術とは対照
的である。4M×4の現存のDRAMは、将来の64M
×4とはピン互換性がないので、市場への時期は重要な
因子であり、厳しく影響されることになる。
【0046】更に、上述したように、本発明は、現存の
DRAMの×4構成に対して256倍より大きな、及び
相当するパッケージ寸法を有する、現存のDRAMの×
8構成に対して65536倍より大きな記憶サイズに適
合可能である。
DRAMの×4構成に対して256倍より大きな、及び
相当するパッケージ寸法を有する、現存のDRAMの×
8構成に対して65536倍より大きな記憶サイズに適
合可能である。
【0047】そして、より広いデータバンド幅の素子が
目下のところ存在しているが、それらは又、本発明と更
に比較すると、ずっとより大きなパッケージ寸法を有し
ている。
目下のところ存在しているが、それらは又、本発明と更
に比較すると、ずっとより大きなパッケージ寸法を有し
ている。
【0048】しばしば指摘したように、本発明は又、現
存のsyncまたはasyncDRAMよりもずっと精
細な細分性を与え、多数バンクが設計で使用された場
合、遥かにより少ない数の部品しか消費しない。一例と
して、図9で4M×64の4つの独立のバンクが必要と
される場合、図示のように、本発明の基本のアレーは1
6個の素子しか必要としない。このことは、図10に示
すように、64個の部品を消費する、現存のasync
またはsyncDRAMベースの実施と比較すると良く
分かる。
存のsyncまたはasyncDRAMよりもずっと精
細な細分性を与え、多数バンクが設計で使用された場
合、遥かにより少ない数の部品しか消費しない。一例と
して、図9で4M×64の4つの独立のバンクが必要と
される場合、図示のように、本発明の基本のアレーは1
6個の素子しか必要としない。このことは、図10に示
すように、64個の部品を消費する、現存のasync
またはsyncDRAMベースの実施と比較すると良く
分かる。
【0049】更に、行アドレスカウンタが好適には、本
発明に組み込まれ、慣用的なasync設計よりも高速
のアクセスを有する、順次的アクセスのファーストペー
ジモードを容易にし、すなわち全ての場合で、本発明
は、増大したアドレスとデータバンド幅をもたらし、所
望の場合、結果としてより少ない数の部品となる。従っ
て、本発明のシステム、及び技法は、多数の用途に対し
て計り知れず有用であると予期され、スペースと消費電
力が重んじられる設計に対して、欠くことのできない部
品として働く。
発明に組み込まれ、慣用的なasync設計よりも高速
のアクセスを有する、順次的アクセスのファーストペー
ジモードを容易にし、すなわち全ての場合で、本発明
は、増大したアドレスとデータバンド幅をもたらし、所
望の場合、結果としてより少ない数の部品となる。従っ
て、本発明のシステム、及び技法は、多数の用途に対し
て計り知れず有用であると予期され、スペースと消費電
力が重んじられる設計に対して、欠くことのできない部
品として働く。
【0050】外部回路インターフェースにおいて、上記
のように、メモリコントローラは、慣用的なDRAMの
設計者が用いるのとは異なったシーケンス、及びタイミ
ングを有し、図3、4、6、及び図7で、データが同一
バス上にあることを可能にする、トライステート型式で
ある列と行アドレスを多重化するために使用される、マ
ルチプレクサ回路を備える。
のように、メモリコントローラは、慣用的なDRAMの
設計者が用いるのとは異なったシーケンス、及びタイミ
ングを有し、図3、4、6、及び図7で、データが同一
バス上にあることを可能にする、トライステート型式で
ある列と行アドレスを多重化するために使用される、マ
ルチプレクサ回路を備える。
【0051】最後に要約すると、本発明の使用により、
パッケージ寸法が、現行の素子と相当して維持される
が、データビット数は大幅に増大している。各部品での
増大したデータバンド幅は、結果として、より広いデー
タバスサイズに合致するために、大幅に削減された部品
点数しか要求されないことになり、パッケージ寸法は、
同じに、又はほとんど同じに保たれるが、独自にアドレ
ス可能な位置は大幅に増大される。
パッケージ寸法が、現行の素子と相当して維持される
が、データビット数は大幅に増大している。各部品での
増大したデータバンド幅は、結果として、より広いデー
タバスサイズに合致するために、大幅に削減された部品
点数しか要求されないことになり、パッケージ寸法は、
同じに、又はほとんど同じに保たれるが、独自にアドレ
ス可能な位置は大幅に増大される。
【0052】「PARAS」の最も重要な利点は、シス
テムの実施に重大な影響を与える、より大きなデータバ
ンド幅、及びより高い潜在的な密度にあり、それによ
り、削減された基板の「真の地所」、より低い消費電
力、削減された製造コスト、及び広範囲での落し込みピ
ン互換性が可能となる。
テムの実施に重大な影響を与える、より大きなデータバ
ンド幅、及びより高い潜在的な密度にあり、それによ
り、削減された基板の「真の地所」、より低い消費電
力、削減された製造コスト、及び広範囲での落し込みピ
ン互換性が可能となる。
【0053】当業者は、更なる変形を想到するであろう
が、かかる変形は、特許請求の範囲に規定される、本発
明の趣旨、及び範囲内に入ると考えられる。
が、かかる変形は、特許請求の範囲に規定される、本発
明の趣旨、及び範囲内に入ると考えられる。
【0054】
【発明の効果】本発明は上述のように構成したので、慣
用的なDRAM素子と比較して、同一構成に対しては部
品点数の削減を可能にし、相当する密度に対しては、よ
り低い消費電力、より少ない製造およびアセンブリコス
ト、より良いMTBF、より精細な細分性、及びDRA
Mの広範囲に対する大いに拡張されたピン互換性を備え
た、より小さなパッケージ寸法を提供することが可能と
なる。
用的なDRAM素子と比較して、同一構成に対しては部
品点数の削減を可能にし、相当する密度に対しては、よ
り低い消費電力、より少ない製造およびアセンブリコス
ト、より良いMTBF、より精細な細分性、及びDRA
Mの広範囲に対する大いに拡張されたピン互換性を備え
た、より小さなパッケージ寸法を提供することが可能と
なる。
【図1】本発明の実施に適応される、例示的または代表
的な24ピンの非同期4M×4を基本線とする非同期D
RAM、及び制御線とピンの平面図である。
的な24ピンの非同期4M×4を基本線とする非同期D
RAM、及び制御線とピンの平面図である。
【図2】44ピンの同期DRAM版の類似した図であ
る。
る。
【図3】読出しサイクル時のアドレッシング、及びデー
タアクセスを示す、本発明による、図1の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
タアクセスを示す、本発明による、図1の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
【図4】書込みサイクル時のアドレッシング、及びデー
タアクセスを示す、本発明による、図1の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
タアクセスを示す、本発明による、図1の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
【図5】本発明の技法、及びインターフェースに従っ
て、図2の同期素子を動作させるための装置のブロッ
ク、及び回路図である。
て、図2の同期素子を動作させるための装置のブロッ
ク、及び回路図である。
【図6】図3のタイミング、及び動作図に対応するが、
本発明による図5および図2のSDRAM素子の動作を
示す。
本発明による図5および図2のSDRAM素子の動作を
示す。
【図7】図4のタイミング、及び動作図に対応するが、
本発明による図5および図2のSDRAM素子の動作を
示す。
本発明による図5および図2のSDRAM素子の動作を
示す。
【図8】本発明のダイナミック・ランダム・アクセス・
メモリ素子を使用する、4M×64構成を示すブロック
図である。
メモリ素子を使用する、4M×64構成を示すブロック
図である。
【図9】本発明のダイナミック・ランダム・アクセス・
メモリ素子を使用する、16M×64構成を示すブロッ
ク図である。
メモリ素子を使用する、16M×64構成を示すブロッ
ク図である。
【図10】図9のシステムと従来技術を対比する類似の
図である。
図である。
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 現行のダイナミック・ランダム・アクセス・メモリ(DRAM)素子に対して改良されたデータ バンド幅とアドレッシング範囲、及び/又はより小型のDRAM素子に対して等価なデータバン ド幅とアドレッシング範囲を与える改良型DRAM用の方法および装置
Claims (16)
- 【請求項1】 列アドレスと行アドレス、データ入力、
データ出力、及びイネーブルピンを慣用的に有し、前記
ピンに対応して接続されるアドレッシング、データ読出
し/書込みサイクル制御線で動作する型式のダイナミッ
ク・ランダム・アクセス・メモリ素子のデータバンド
幅、及びアドレッシング範囲能力を改良する方法であ
り、該方法は、 読出し/書込みサイクルの各々で、それぞれ初期に所定
組のピンに、列アドレスをアドレッシングし、 次に、前記読出し/書込みサイクルの各々で、同一の所
定組のピンに、列に沿って、行アドレスをアドレッシン
グし、 次に、前記読出し/書込みサイクルの各々で、及びそれ
ぞれの行アドレスのアドレッシングに続いて、それぞれ
書込み/読出しサイクル時に、同一の所定組のピンに関
してデータを供給、及び検索することからなり、 それによって、アドレッシング、書込み、及び読出しに
必要とされるピン数を削減し、従って素子のデータバン
ド幅、及びアドレッシング範囲能力を増大する方法。 - 【請求項2】 慣用的なDRAMと実質的に同じ素子ピ
ン数が維持されるが、DRAMの残りのピンと共に、付
加的なデータ処理能力を可能にする、必要とされる所定
組のピン数を削減し、それによって、実質的に同じサイ
ズの素子に対して、増大したデータバンド幅、及びアド
レッシング範囲能力を提供する、請求項1に記載の方
法。 - 【請求項3】 増大したアドレッシング能力が、DRA
M素子に設けられる各データピンの4倍の倍数である、
請求項2に記載の方法。 - 【請求項4】 増大したアドレッシング能力が、単一ビ
ットDRAMに対しては4倍であり、4ビット幅DRA
Mに対しては256倍より大きく、8ビット幅DRAM
に対しては65536倍より大きく、「n」ビット幅の
慣用的なDRAMに対しては22n倍より大きいアドレッ
シング能力を備える、請求項3に記載にの方法。 - 【請求項5】 前記素子は、4M×4の実質的に24ピ
ンDRAM、及び44ピンSDRAMのうちの一つであ
り、前記増大した能力が64ギガビットに拡大される、
請求項4に記載の方法。 - 【請求項6】 必要とされる所定組のピン数の削減は、
等価なデータバンド幅、及びアドレッシング能力の型式
の、慣用的に使用されるダイナミック・ランダム・アク
セス・メモリ素子よりも小さな素子の使用を可能にす
る、請求項1に記載の方法。 - 【請求項7】 ダイナミック・ランダム・アクセス・メ
モリ素子は、非同期DRAMの型式であり、最初の書込
みサイクルのアクセスは、前記同一の所定ピン上の行ア
ドレスの後で発生するので、慣用的な非同期DRAM素
子における場合のように、独立の列、行、及びデータピ
ンが使用された場合よりは僅かに遅くなるが、同一列に
おける連続した行に対する、引き続く書込みサイクルの
アクセスに対してはそうではない、請求項1に記載の方
法。 - 【請求項8】 読出しサイクルにおいて、列アドレス、
行アドレス、及びデータシーケンスのタイミングは、前
記慣用的な非同期DRAMの列アドレス、行アドレス、
及びデータシーケンスのタイミングに対応する、請求項
7に記載の方法。 - 【請求項9】 ダイナミック・ランダム・アクセス・メ
モリ素子は、同期SDRAMの型式であり、書込み/読
出しサイクルのアクセスは、クロックにより制御され、
最初の書込みサイクルのアクセスは、行アドレスの後で
発生するので、慣用的なSDRAM素子における場合の
ように、独立の列、行、及びデータピンが使用された場
合よりは僅かに遅くなるが、同一列における連続した行
に対する、引き続く書込みサイクルのアクセスに対して
はそうではなく、列アドレス、行アドレス、及びデータ
シーケンスのタイミングは、前記慣用的なSDRAMの
列アドレス、行アドレス、及びデータシーケンスのタイ
ミングに対応する、請求項1に記載の方法。 - 【請求項10】 列アドレスと行アドレス、データ入
力、データ出力、イネーブルピン、及び前記ピンとの接
続のためのアドレッシング、データ読出し/書込みサイ
クル制御線が設けられたDRAM素子を組み合わせて有
する、ダイナミック・ランダム・アクセス・メモリ装置
において、 書込み/読出しサイクルの各々の間、列アドレスのアド
レッシングのために、ras制御線を所定組の前記ピン
に接続して、それぞれのサイクルの間、前記所定組のピ
ンに関して列をアドレスする手段と、 それぞれの書込み/読出しサイクルの間、行アドレスの
アドレッシングのために、cas制御線を同一の所定組
のピンに次に接続して、それぞれのサイクルの間、列の
連続した行を順次処理する手段と、 それぞれの行のアドレッシングの後に続く、それぞれの
書込み/読出しサイクルの各々の間動作可能であり、そ
れに基づき、それぞれの書込み/読出しサイクルの間、
同一の所定組のピンに、及びピンから、それぞれデータ
を供給、及び検索する手段とからなる装置。 - 【請求項11】 DRAM素子は、順次的に列と行アド
レッシングを与えるが、アドレスインターフェーシング
とは独立に、及び異なるピンでデータインターフェーシ
ングを実行することにより動作される慣用的なDRAM
と同じ寸法の、及び前記所定組のピン数より多いが、前
記慣用的なDRAMと同じピン数のパッケージ内に収容
され、それにより、前記所定組のピンよりも多いピン
が、前記慣用的なDRAMに優って増大したデータバン
ド幅とアドレッシング範囲を含む、増大したアクセス能
力をもたらすために、使用可能である、請求項10に記
載の装置。 - 【請求項12】 所定組のピンは、順次的に列と行アド
レッシングを与えるが、アドレスインターフェーシング
とは独立に、及び異なるピンでデータインターフェーシ
ングを実行することにより、動作される慣用的なDRA
Mにより必要とされるよりも少ない数であり、それによ
り、前記慣用的なDRAMと等価なデータバンド幅、及
びアドレッシング範囲を得るのにより小さなパッケージ
である、請求項10に記載の装置。 - 【請求項13】 DRAM素子が、非同期および同期素
子のうちの一つである、請求項10に記載の装置。 - 【請求項14】 同期素子には、書込み/読出しサイク
ルのアクセスを制御するためのクロック手段が設けられ
る、請求項13に記載の装置。 - 【請求項15】 増大したアドレッシング能力が、単一
ビットDRAMに対しては4倍になり、4ビット幅DR
AMに対しては256倍より大きく得られ、8ビット幅
DRAMに対しては65536倍より大きく得られるこ
とを可能にし、「n」ビット幅の慣用的なDRAMに対
しては22n倍より大きいアドレッシング能力を備える手
段が設けられる、請求項11に記載の装置。 - 【請求項16】 前記素子は、4M×4の実質的に24
ピンDRAM、及び44ピンSDRAMのうちの一つで
あり、所定組のピンは、約12ピン程度であり、前記増
大した能力が64ギガビットに拡大され得る、請求項1
5に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/320,058 US5590078A (en) | 1994-10-07 | 1994-10-07 | Method of and apparatus for improved dynamic random access memory (DRAM) providing increased data bandwidth and addressing range for current DRAM devices and/or equivalent bandwidth and addressing range for smaller DRAM devices |
US320058 | 1994-10-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08315565A true JPH08315565A (ja) | 1996-11-29 |
Family
ID=23244694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7260304A Pending JPH08315565A (ja) | 1994-10-07 | 1995-10-06 | 現行のダイナミック・ランダム・アクセス・メモリ(dram)素子に対して改良されたデータバンド幅とアドレッシング範囲、及び/又はより小型のdram素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型dram用の方法および装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5590078A (ja) |
EP (1) | EP0706186A3 (ja) |
JP (1) | JPH08315565A (ja) |
KR (1) | KR960015576A (ja) |
CN (1) | CN1152780A (ja) |
CA (1) | CA2159953A1 (ja) |
MX (1) | MX9504236A (ja) |
TW (1) | TW288202B (ja) |
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US7804723B2 (en) | 2005-09-28 | 2010-09-28 | Hynix Semiconductor Inc. | Semiconductor memory device with signal aligning circuit |
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