JPS59168983A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59168983A JPS59168983A JP58045220A JP4522083A JPS59168983A JP S59168983 A JPS59168983 A JP S59168983A JP 58045220 A JP58045220 A JP 58045220A JP 4522083 A JP4522083 A JP 4522083A JP S59168983 A JPS59168983 A JP S59168983A
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- JP
- Japan
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- data
- input
- shift register
- output
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関するものである。
第１図は従来の半導体配置′ｇ架装置、２にワード°×
８ビット構成の１６にランダムアクセスメモリである。
８ビット構成の１６にランダムアクセスメモリである。
この例のような従来装置に於てけ、半導体配憶装置外部
よねアドレス及びデータが、パラレルに入力されている
。このため、これらの情報を受は取る半導体記憶装置側
では、入力されるアドレス及びデータの数に等しい数の
端子が必要とされる。
よねアドレス及びデータが、パラレルに入力されている
。このため、これらの情報を受は取る半導体記憶装置側
では、入力されるアドレス及びデータの数に等しい数の
端子が必要とされる。
第１図では１０９及び１１０がアドレス情報の入力され
るアドレス端子であり、１１１がデータの入出力が行な
われるデータ入出力端子である。この例ではアドレスに
１１端子、データの入出力に８端子が必要であり、アド
レス端子及びデータ入出力端子の合計が全端子に占める
割合は８０憾にも及蕊このような傾向は、ワード数が多
くなるにつれて更に顕著となる。
るアドレス端子であり、１１１がデータの入出力が行な
われるデータ入出力端子である。この例ではアドレスに
１１端子、データの入出力に８端子が必要であり、アド
レス端子及びデータ入出力端子の合計が全端子に占める
割合は８０憾にも及蕊このような傾向は、ワード数が多
くなるにつれて更に顕著となる。
ところで、端子数の増加はこのようか半導体記憶装置を
実装するためのパッケージの大型化をもたらす。事実ス
タテイ９クランダムアクセスメモリでは、４に、１６に
、６４にと大容量化するにつれて、パッケージも１８ピ
〜ン３００ミル、２４ビン６００ミル、２８ピン６００
ミルと大型化してきている。パッケージの大型化は実装
密度の低下をもたらし、パターン微細化の効果を低減し
てしまう。
実装するためのパッケージの大型化をもたらす。事実ス
タテイ９クランダムアクセスメモリでは、４に、１６に
、６４にと大容量化するにつれて、パッケージも１８ピ
〜ン３００ミル、２４ビン６００ミル、２８ピン６００
ミルと大型化してきている。パッケージの大型化は実装
密度の低下をもたらし、パターン微細化の効果を低減し
てしまう。
この問題け、２５／ｉＫ、ＩＭと容量が大角（なろにつ
れ更に深刻化して行く。本発明はかかる欠点を除去する
もので、その目的は、パラレル構成のアドレスの入力及
びデータの入出力をシリアルにするととＫよって、アド
レス入力、データ入出力ｆ要する端子数の少ない半導体
ｒ憶装置を提供することである。
れ更に深刻化して行く。本発明はかかる欠点を除去する
もので、その目的は、パラレル構成のアドレスの入力及
びデータの入出力をシリアルにするととＫよって、アド
レス入力、データ入出力ｆ要する端子数の少ない半導体
ｒ憶装置を提供することである。
本発明は、外部よりシリアルに入力されるアドレス及び
データをパラレルに変換して内部へ伝える回路と、内部
よねパラレルに読人出されるデータをシリアルに変換し
て、外部へ出力する回路を内蔵する半導体配憶装置であ
る。
データをパラレルに変換して内部へ伝える回路と、内部
よねパラレルに読人出されるデータをシリアルに変換し
て、外部へ出力する回路を内蔵する半導体配憶装置であ
る。
以下実施例に基づいて本発明の詳細な説明する。
第２図は本発明の半導体記憶装置である。２０４はアド
レス及びデータの入力端子である。２０１１１を入力シ
フトレジスターである。このシフトレジスターはアドレ
ス入力をパラレルに変換する１１ビツトのシフトレジス
ターとデータ入力をパラレルに変換する８ビツトのシフ
トレジスターより構成されている。これらのシフトレジ
スターでは、アドレスの入力及びデータの入力の選択は
、２０３０制御回路より出力される制御信号により行な
われる。またアドレス及びデータの入力は、２０１のシ
フトレジス々−のシフトクロックとなっている２０７の
信号に同期して行なわれる。２０２け８ビツトのパラレ
ルに読入出されるデータをシリアルなデータ出力に変換
するためのシフトレジスターである。内部より読人出さ
れた８ビツトのパラレルなデータは、２０２の出力シフ
トレジスターに入力され、２０７のクロック信号に同期
して２０５のデータ出力端子よりシリア°ルに出力され
る。
レス及びデータの入力端子である。２０１１１を入力シ
フトレジスターである。このシフトレジスターはアドレ
ス入力をパラレルに変換する１１ビツトのシフトレジス
ターとデータ入力をパラレルに変換する８ビツトのシフ
トレジスターより構成されている。これらのシフトレジ
スターでは、アドレスの入力及びデータの入力の選択は
、２０３０制御回路より出力される制御信号により行な
われる。またアドレス及びデータの入力は、２０１のシ
フトレジス々−のシフトクロックとなっている２０７の
信号に同期して行なわれる。２０２け８ビツトのパラレ
ルに読入出されるデータをシリアルなデータ出力に変換
するためのシフトレジスターである。内部より読人出さ
れた８ビツトのパラレルなデータは、２０２の出力シフ
トレジスターに入力され、２０７のクロック信号に同期
して２０５のデータ出力端子よりシリア°ルに出力され
る。
第Ｓ図Ｆｉ第２図の半導体記憶装置の基本動作を示すタ
イミングチャートである。３０１け装置の選択非選択を
制御するｎ信号で、この信号がロウのとき選択状態、ハ
イのとき非選択状態となる。
イミングチャートである。３０１け装置の選択非選択を
制御するｎ信号で、この信号がロウのとき選択状態、ハ
イのとき非選択状態となる。
３０２ ＃−ｔアドレス入力モードとデータ入出力モー
ドとを切す換えるＡ／Ｄ信号で、この信号が）・イのと
きアドレス入力モード、ロウのときデータ入出力モード
となる。３０３ Ｆｉデータ入出力モードのときにライ
ト状態とリード状態の切り換えを行なうＲ／’Ｗ信号で
、この信号がロウのときライト状態、ハイのときリード
状態となる。３０４け入力シフトレジスター及び出力シ
フトレジスターのシフトクロック信号である。３０５け
２０４の端子に入力される信号であり、３０６ ｔｌ
２０５の端子から出力される信号である。３０７ Ｆｆ
アドレスセヅトサイクルである。０をロウに、 Ａ／Ｄ
をハイにセット後シフトクロックを１１パルス入力し、
その各パルスに対してアドレス情報を入力子る。これに
より、アドレス入力ヲハラレルニ変換する２０１のシフ
トレジスターにアドレス情報がセットされる。
ドとを切す換えるＡ／Ｄ信号で、この信号が）・イのと
きアドレス入力モード、ロウのときデータ入出力モード
となる。３０３ Ｆｉデータ入出力モードのときにライ
ト状態とリード状態の切り換えを行なうＲ／’Ｗ信号で
、この信号がロウのときライト状態、ハイのときリード
状態となる。３０４け入力シフトレジスター及び出力シ
フトレジスターのシフトクロック信号である。３０５け
２０４の端子に入力される信号であり、３０６ ｔｌ
２０５の端子から出力される信号である。３０７ Ｆｆ
アドレスセヅトサイクルである。０をロウに、 Ａ／Ｄ
をハイにセット後シフトクロックを１１パルス入力し、
その各パルスに対してアドレス情報を入力子る。これに
より、アドレス入力ヲハラレルニ変換する２０１のシフ
トレジスターにアドレス情報がセットされる。
３０８はデータ書き込みサイクルである。ｎをロウに、
Ａ／Ｄをロウにセット後シフトクロックを８パルス入力
し、その各パルスに対してデータを入力する。これによ
り、データ入力をパラレルに変換する２０１のシフトレ
ジスターにデータがセリトされる。内部への書き退入け
ｎ信号の立ち上りで行なわれる。
Ａ／Ｄをロウにセット後シフトクロックを８パルス入力
し、その各パルスに対してデータを入力する。これによ
り、データ入力をパラレルに変換する２０１のシフトレ
ジスターにデータがセリトされる。内部への書き退入け
ｎ信号の立ち上りで行なわれる。
３０９はデータ読み出しサイク２である。ごをロウに、
Ａ／’Ｄをロウにセット後シフトクロックを ５ − ８パルス入力する。内部から２０２のシフトレジスター
への読、入出しけ苺の立ち下りで行なわれ、シフトクロ
ックの各パルスに対して、このシフトレジスターよりデ
ータが外部へ出力される。
Ａ／’Ｄをロウにセット後シフトクロックを ５ − ８パルス入力する。内部から２０２のシフトレジスター
への読、入出しけ苺の立ち下りで行なわれ、シフトクロ
ックの各パルスに対して、このシフトレジスターよりデ
ータが外部へ出力される。
このような半導体記憶装置では、従来１９端子あったア
ドレス入力とデータ入出力端子が、アドレス及びデータ
入力とデータ出力の２端子となる。
ドレス入力とデータ入出力端子が、アドレス及びデータ
入力とデータ出力の２端子となる。
従ってメモリ容量の増加に伴なう端子数の増加を抑える
ことができる。外部よりアドレス及びデータをシリアル
に入力し、半導体記憶装置内部でパラレルに変換するこ
と及び、内部からのパラレルかデータを半導体記憶装置
内部でシリアルに変換して外部へ出力することによって
、少ない端子数〒半導体記憶装置を作ることができ、こ
れにより実装密変の低下を防ぐことができる。
ことができる。外部よりアドレス及びデータをシリアル
に入力し、半導体記憶装置内部でパラレルに変換するこ
と及び、内部からのパラレルかデータを半導体記憶装置
内部でシリアルに変換して外部へ出力することによって
、少ない端子数〒半導体記憶装置を作ることができ、こ
れにより実装密変の低下を防ぐことができる。
このような本発明は携帯用機器等に於て出力ピン数の少
ないＣＰＵと伴に使用する場合などにその効果が充分発
揮される。
ないＣＰＵと伴に使用する場合などにその効果が充分発
揮される。
６−
第１図は従来の半導体配憶装置。
１０１・・・・・・メモリセルアレイ
１０２・・・・・・ローデコーダ
１０５……センスアンプ
１０４・・・・・・カラムデコーダ
１０５．１０６・・・・・・アドレスバッファ１０７・
・・・・・入出力回路 １０８・・・・・・チ〜プコントロール回路１０９ 、
１１０・・・・・・アドレス端子１１１・・・・・・デ
ータ入出力端子 １１２・・・・・・制御端子 １１３・・・・・・電源端子 第２図は本発明の半導体記憶装置。 ２０１・・・・・・入力シフトレジスター２０２・・・
・・・出力シフトレジスター２０３・・・・・・制御回
路 ２０４・・・・・・アドレス及びデータの入力端子２０
５・・・・・・データの出力端子 ２０６・・・・・・制御端子 ２０７・・・・・・クロック端子である。 第３図は本発明の半導体記憶装置の基本動作を示すタイ
ミングチャート。 ３０１ ・・・・・・ ＣＥ ３０２・・・・・・Ａ／Ｄ ３０３・・・・・・Ｒ／ｗ ３０４・・・・・・クロック ３０５・・・・・・アドレス及びデータ入力信号３０６
・・・・・・データ出力信号 ３０７・・・・・・アドレスセットサイクル３０８・・
・・・・ライトサイクル ３０９・・・・・・リードサイクル を示す。 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最上 務
・・・・・入出力回路 １０８・・・・・・チ〜プコントロール回路１０９ 、
１１０・・・・・・アドレス端子１１１・・・・・・デ
ータ入出力端子 １１２・・・・・・制御端子 １１３・・・・・・電源端子 第２図は本発明の半導体記憶装置。 ２０１・・・・・・入力シフトレジスター２０２・・・
・・・出力シフトレジスター２０３・・・・・・制御回
路 ２０４・・・・・・アドレス及びデータの入力端子２０
５・・・・・・データの出力端子 ２０６・・・・・・制御端子 ２０７・・・・・・クロック端子である。 第３図は本発明の半導体記憶装置の基本動作を示すタイ
ミングチャート。 ３０１ ・・・・・・ ＣＥ ３０２・・・・・・Ａ／Ｄ ３０３・・・・・・Ｒ／ｗ ３０４・・・・・・クロック ３０５・・・・・・アドレス及びデータ入力信号３０６
・・・・・・データ出力信号 ３０７・・・・・・アドレスセットサイクル３０８・・
・・・・ライトサイクル ３０９・・・・・・リードサイクル を示す。 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- （１） アドレス情報を入力しデータの書き込み、読
入出しを行なう複数ビット構成を有する半導体記憶装置
に於て、半導体配憶装置外部よりシリアルに入力される
アドレス及びデータをパラレルに変換して、半導体配憶
装置内部へ伝える回路及び半導体Ｐ憶装置内部からパラ
レルに読み出されるデータをシリアルに彎換して、半導
体記憶装置外部へ出力する回路を内蔵することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045220A JPS59168983A (ja) | 1983-03-17 | 1983-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045220A JPS59168983A (ja) | 1983-03-17 | 1983-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168983A true JPS59168983A (ja) | 1984-09-22 |
Family
ID=12713179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045220A Pending JPS59168983A (ja) | 1983-03-17 | 1983-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168983A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273862A (ja) * | 1985-09-26 | 1987-04-04 | Canon Inc | デ−タ入出力メモリ |
| JPS62236195A (ja) * | 1986-04-07 | 1987-10-16 | Sony Corp | メモリ装置 |
| JPH01270885A (ja) * | 1988-04-22 | 1989-10-30 | Heiwa Corp | パチンコ機の制御装置 |
| JPH07326187A (ja) * | 1994-05-27 | 1995-12-12 | Winbond Electron Corp | シリアルアクセスメモリー装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314525A (en) * | 1976-07-26 | 1978-02-09 | Nec Corp | Memory circuit |
| JPS5414130A (en) * | 1977-07-01 | 1979-02-02 | Ncr Co | Memory having less connecting pins |
-
1983
- 1983-03-17 JP JP58045220A patent/JPS59168983A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314525A (en) * | 1976-07-26 | 1978-02-09 | Nec Corp | Memory circuit |
| JPS5414130A (en) * | 1977-07-01 | 1979-02-02 | Ncr Co | Memory having less connecting pins |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273862A (ja) * | 1985-09-26 | 1987-04-04 | Canon Inc | デ−タ入出力メモリ |
| JPS62236195A (ja) * | 1986-04-07 | 1987-10-16 | Sony Corp | メモリ装置 |
| JPH01270885A (ja) * | 1988-04-22 | 1989-10-30 | Heiwa Corp | パチンコ機の制御装置 |
| JP2688762B2 (ja) * | 1988-04-22 | 1997-12-10 | 株式会社平和 | パチンコ機の制御装置 |
| JPH07326187A (ja) * | 1994-05-27 | 1995-12-12 | Winbond Electron Corp | シリアルアクセスメモリー装置 |
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