JPH04236456A - Ｍｏｓ集積時定数回路 - Google Patents
Ｍｏｓ集積時定数回路Info
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- JPH04236456A JPH04236456A JP1843291A JP1843291A JPH04236456A JP H04236456 A JPH04236456 A JP H04236456A JP 1843291 A JP1843291 A JP 1843291A JP 1843291 A JP1843291 A JP 1843291A JP H04236456 A JPH04236456 A JP H04236456A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 230000010355 oscillation Effects 0.000 abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 description 14
- 239000012535 impurity Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000605 extraction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は安定な発振特性を有する
マルチバイブレ−タ回路に関するものである。
マルチバイブレ−タ回路に関するものである。
【０００２】
【従来の技術】マルチバイブレ−タ回路は抵抗素子と容
量素子の充放電の時定数を利用したもので、発振周波数
はこの時定数により決まる。また、このマルチバイブレ
−タ回路は発振周波数に対するトランジスタ特性の影響
を非常に小さくできるので、発振回路として広く用いら
れている。
量素子の充放電の時定数を利用したもので、発振周波数
はこの時定数により決まる。また、このマルチバイブレ
−タ回路は発振周波数に対するトランジスタ特性の影響
を非常に小さくできるので、発振回路として広く用いら
れている。
【０００３】このマルチバイブレ−タ回路を図７を用い
て説明する。図７においてインバータ２０３はＰ型ＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）ト
ランジスタ２０１とＮ型ＭＯＳトランジスタ２０２とを
相補型に接続して構成されている。インバータ２０５も
同様にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとを相補型に接続して構成されている。抵抗素子２０
４はインバータ２０３の入力と出力の間に接続されてい
る。 容量素子２０６の一方の端子はインバータ２０５の出力
に接続され、もう一方の端子は抵抗素子２０４と共にイ
ンバータ２０３の入力に接続されている。またインバー
タ２０３の出力はインバータ２０５に入力されている。
て説明する。図７においてインバータ２０３はＰ型ＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）ト
ランジスタ２０１とＮ型ＭＯＳトランジスタ２０２とを
相補型に接続して構成されている。インバータ２０５も
同様にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとを相補型に接続して構成されている。抵抗素子２０
４はインバータ２０３の入力と出力の間に接続されてい
る。 容量素子２０６の一方の端子はインバータ２０５の出力
に接続され、もう一方の端子は抵抗素子２０４と共にイ
ンバータ２０３の入力に接続されている。またインバー
タ２０３の出力はインバータ２０５に入力されている。
【０００４】インバータ２０３の出力は、入力が電源電
圧ＶＤＤの１／２より低くなるとＶＤＤに等しくなり、
逆に入力が電源電圧ＶＤＤの１／２より高くなると出力
は０Ｖとなる。電源投入時インバータ２０３の入力の初
期値は０Ｖであるため、インバータ２０３の出力は電源
電圧ＶＤＤに等しくなり、インバータ２０５の出力信号
は０Ｖとなる。容量素子２０６は抵抗素子２０４を通し
て充電を始め、その端子電圧は容量素子２０６の容量値
と抵抗素子２０４の抵抗値とで決まる時定数曲線に沿っ
増加する。容量素子２０６の端子電圧が電源電圧ＶＤＤ
の１／２に達すると、インバータ２０３の出力は０Ｖと
なり、インバータ２０５の出力は電源電圧ＶＤＤに等し
くなる。この時、充電により容量素子２０６はの０．５
ＶＤＤの電圧を保っているから、容量素子２０６の端子
電圧はインバータ２０５の出力より０．５ＶＤＤだけ高
くなり、１．５ＶＤＤとなる。この状態になると容量素
子２０６は抵抗素子２０４を通して放電を始め、容量素
子２０６の端子電圧は前記の時定数曲線に沿って減少す
る。しかし、インバータ２０５の出力は電源電圧ＶＤＤ
と等しい電圧を保っているので、容量素子２０６が完全
に放電した後、更に逆の向きの電圧に充電されて電源電
圧ＶＤＤの１／２に達する。インバータ２０３の出力は
電源電圧ＶＤＤに等しくなり、インバータ２０５の出力
信号は０Ｖとなる。この時容量素子２０６に保たれてい
る電圧は前述のように最初に述べた場合とは電圧の向き
が逆で−０．５ＶＤＤとなる。容量素子２０６の端子電
圧はインバータ２０５の出力に対して０．５ＶＤＤだけ
低くなるから−０．５ＶＤＤとなる。以上の説明から明
らかなように抵抗素子２０４には−０．５ＶＤＤから１
．５ＶＤＤの電圧がかかることになる。図８に抵抗素子
２０４の端子電圧変化の様子を示す。
圧ＶＤＤの１／２より低くなるとＶＤＤに等しくなり、
逆に入力が電源電圧ＶＤＤの１／２より高くなると出力
は０Ｖとなる。電源投入時インバータ２０３の入力の初
期値は０Ｖであるため、インバータ２０３の出力は電源
電圧ＶＤＤに等しくなり、インバータ２０５の出力信号
は０Ｖとなる。容量素子２０６は抵抗素子２０４を通し
て充電を始め、その端子電圧は容量素子２０６の容量値
と抵抗素子２０４の抵抗値とで決まる時定数曲線に沿っ
増加する。容量素子２０６の端子電圧が電源電圧ＶＤＤ
の１／２に達すると、インバータ２０３の出力は０Ｖと
なり、インバータ２０５の出力は電源電圧ＶＤＤに等し
くなる。この時、充電により容量素子２０６はの０．５
ＶＤＤの電圧を保っているから、容量素子２０６の端子
電圧はインバータ２０５の出力より０．５ＶＤＤだけ高
くなり、１．５ＶＤＤとなる。この状態になると容量素
子２０６は抵抗素子２０４を通して放電を始め、容量素
子２０６の端子電圧は前記の時定数曲線に沿って減少す
る。しかし、インバータ２０５の出力は電源電圧ＶＤＤ
と等しい電圧を保っているので、容量素子２０６が完全
に放電した後、更に逆の向きの電圧に充電されて電源電
圧ＶＤＤの１／２に達する。インバータ２０３の出力は
電源電圧ＶＤＤに等しくなり、インバータ２０５の出力
信号は０Ｖとなる。この時容量素子２０６に保たれてい
る電圧は前述のように最初に述べた場合とは電圧の向き
が逆で−０．５ＶＤＤとなる。容量素子２０６の端子電
圧はインバータ２０５の出力に対して０．５ＶＤＤだけ
低くなるから−０．５ＶＤＤとなる。以上の説明から明
らかなように抵抗素子２０４には−０．５ＶＤＤから１
．５ＶＤＤの電圧がかかることになる。図８に抵抗素子
２０４の端子電圧変化の様子を示す。
【０００５】次にマルチバイブレ−タ回路を半導体集積
回路として半導体基板上に作製したときの抵抗素子２０
４の断面構造を図９に示す。
回路として半導体基板上に作製したときの抵抗素子２０
４の断面構造を図９に示す。
【０００６】図９において抵抗素子２０４は、Ｎ型の半
導体基板４０１にＰ型の不純物を比較的薄い濃度で拡散
させた拡散抵抗４０３で形成されている。この拡散抵抗
４０３は、絶縁膜４０６の開口部にＰ型の不純物を濃い
濃度で拡散させて形成した電極取り出し部４０２、４０
４を介して電極４０９、４１０と電気的に接続されてい
る。電極４０９はインバータ２０３を構成するＭＯＳト
ランジスタのドレインに、電極４１０は容量素子２０６
にそれぞれ接続されている。領域４０５はＮ型の半導体
基板４０１へ正の電源（電源電圧ＶＤＤ）を供給するす
るためのもので、Ｎ型の不純物を濃い濃度で拡散させて
形成され、絶縁膜４０６の開口部を通して電極４１１に
電気的に接続されている。また電極４１１は電源（電源
電圧ＶＤＤ）に接続されている。
導体基板４０１にＰ型の不純物を比較的薄い濃度で拡散
させた拡散抵抗４０３で形成されている。この拡散抵抗
４０３は、絶縁膜４０６の開口部にＰ型の不純物を濃い
濃度で拡散させて形成した電極取り出し部４０２、４０
４を介して電極４０９、４１０と電気的に接続されてい
る。電極４０９はインバータ２０３を構成するＭＯＳト
ランジスタのドレインに、電極４１０は容量素子２０６
にそれぞれ接続されている。領域４０５はＮ型の半導体
基板４０１へ正の電源（電源電圧ＶＤＤ）を供給するす
るためのもので、Ｎ型の不純物を濃い濃度で拡散させて
形成され、絶縁膜４０６の開口部を通して電極４１１に
電気的に接続されている。また電極４１１は電源（電源
電圧ＶＤＤ）に接続されている。
【０００７】
【発明が解決しようする課題】しかしながら前述の様に
抵抗素子である拡散抵抗４０３には−０．５ＶＤＤから
１．５ＶＤＤの電圧がかかるので、図９の拡散抵抗４０
３の電極取り出し部４０４はＮ型の半導体基板４０１よ
り電圧が高くなる場合が発生する。この時電極取り出し
部４０４とＮ型の半導体基板との電圧関係は順バイアス
となり、電極取り出し部４０４からＮ型の半導体基板４
０１に電流が流れ込む。そのため容量素子２０６の充放
電特性が抵抗素子である拡散抵抗４０３の抵抗値だけで
は定まらなくなってしまい、発振周波数が定まらないと
いう問題があった。また、半導体基板４０１に流れ込む
電流が半導体素子の劣化を引き起こすという問題もあっ
た。さらに、回路の消費電力を無駄に増大させるという
問題もあった。
抵抗素子である拡散抵抗４０３には−０．５ＶＤＤから
１．５ＶＤＤの電圧がかかるので、図９の拡散抵抗４０
３の電極取り出し部４０４はＮ型の半導体基板４０１よ
り電圧が高くなる場合が発生する。この時電極取り出し
部４０４とＮ型の半導体基板との電圧関係は順バイアス
となり、電極取り出し部４０４からＮ型の半導体基板４
０１に電流が流れ込む。そのため容量素子２０６の充放
電特性が抵抗素子である拡散抵抗４０３の抵抗値だけで
は定まらなくなってしまい、発振周波数が定まらないと
いう問題があった。また、半導体基板４０１に流れ込む
電流が半導体素子の劣化を引き起こすという問題もあっ
た。さらに、回路の消費電力を無駄に増大させるという
問題もあった。
【０００８】本発明は上記従来の課題を解決し、安定し
た発振特性を有するマルチバイブレ−タ回路の提供を目
的とするものである。
た発振特性を有するマルチバイブレ−タ回路の提供を目
的とするものである。
【０００９】
【課題を解決するための手段】本発明のマルチバイブレ
−タ回路は、抵抗素子、容量素子、およびトランジスタ
を有し、半導体基板上に形成されたもので、前記抵抗素
子が絶縁膜により前記半導体基板から絶縁されているこ
とを特徴とするものである。
−タ回路は、抵抗素子、容量素子、およびトランジスタ
を有し、半導体基板上に形成されたもので、前記抵抗素
子が絶縁膜により前記半導体基板から絶縁されているこ
とを特徴とするものである。
【００１０】
【実施例】次に本発明のマルチバイブレ−タ回路を図面
を基に説明する。
を基に説明する。
【００１１】図１は本発明のマルチバイブレ−タ回路の
断面図であり、半導体基板１０１上に形成された抵抗素
子１１８、容量素子１４５、およびトランジスタから構
成されている。本発明においてマルチバイブレ−タ回路
を構成する抵抗素子１１８はシリコン酸化膜１０７等の
絶縁膜を介して半導体基板１０１上に設けられている。 このため抵抗素子１１８と半導体基板１０１とを絶縁す
ることができ、容量素子１４５の充放電特性を抵抗素子
１１８の抵抗値だけで決められるので、安定した発振出
力を得ることができる。
断面図であり、半導体基板１０１上に形成された抵抗素
子１１８、容量素子１４５、およびトランジスタから構
成されている。本発明においてマルチバイブレ−タ回路
を構成する抵抗素子１１８はシリコン酸化膜１０７等の
絶縁膜を介して半導体基板１０１上に設けられている。 このため抵抗素子１１８と半導体基板１０１とを絶縁す
ることができ、容量素子１４５の充放電特性を抵抗素子
１１８の抵抗値だけで決められるので、安定した発振出
力を得ることができる。
【００１２】次に本発明のマルチバイブレ−タ回路の製
造方法を説明する。図２に示すようにＮ型の半導体基板
１０１に熱酸化等の方法によりシリコン酸化膜１０２を
５００〜１０００ｎｍの厚さに形成する。次に図３に示
すようにフォトエッチングによりシリコン酸化膜１０２
に、容量素子を形成するための開口部１０３およびＮ型
ＭＯＳトランジスタを形成するための開口部１０４をそ
れぞれ設け、シリコン面を露出させる。この露出部分に
イオン注入および熱拡散等の方法でＰ型の拡散領域１０
５、１０６を形成する。次にシリコン酸化膜１０２を全
てエッチング除去した後、図４に示すように再び熱酸化
等の方法によりシリコン酸化膜１０７を５００〜１００
０ｎｍの厚さに再び形成し、フォトエッチングによりＰ
型ＭＯＳトランジスタを形成するための開口部１０８、
半導体基板１０１とのコンタクトを形成するための開口
部１０９、容量素子を形成するための開口部１１０、Ｐ
型の拡散領域１０５とのコンタクトを形成するための開
口部１１１、Ｎ型ＭＯＳトランジスタを形成するための
開口部１１２、Ｐ型の拡散領域１０６とのコンタクトを
形成するための開口部１１３をそれぞれ形成し、シリコ
ン面を露出させる。次に熱酸化等の方法により膜厚５０
ｎｍのシリコン酸化膜１１４を開口部１０８、１０９、
１１０、１１１、１１２、１１３に形成する。このシリ
コン酸化膜１１４は、Ｐ型ＭＯＳトランジスタおよびＮ
型ＭＯＳトランジスタのゲート酸化膜、容量素子の誘電
膜１４５となるものである。次に図５に示すように気相
成長法等により多結晶シリコン膜１１５を全面に形成す
る。次に図６に示されるように、この多結晶シリコン膜
１１５をフォトエッチングにより所望の形状にエッチン
グし、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタのゲート電極１１６、１１７をそれぞれ形成する
。また、抵抗素子となる部分１１８、および容量素子の
電極１１９をそれぞれ形成する。続いてシリコン酸化膜
１０７およびフォトレジスト膜等をマスクにして、イオ
ン注入によりＰ型不純物およびＮ型不純物を所望の部分
に注入し、次ぎに熱拡散して、Ｐ型の拡散領域１２０、
１２１、１２３、１２６およびＮ型の拡散領域１２２、
１２４、１２５を形成する。Ｎ型の拡散領域１２２は半
導体基板１０１と正の電源（電源電圧ＶＤＤ）の電気コ
ンタクトを取るためのものである。Ｐ型の拡散層１２０
、１２１はそれぞれＰ型ＭＯＳトランジスタのソースお
よびドレインである。Ｐ型の拡散領域１２３は容量素子
１４５の電極となるＰ型の拡散領域１０５と電気コンタ
クトを取るためのものである。Ｎ型の拡散領域１２４、
１２５はそれぞれＮ型ＭＯＳトランジスタのソースおよ
びドレインである。Ｐ型の拡散層１２６はＰ型の拡散層
１０６と負の電源（電源電圧ＶＳＳ）との電気コンタク
トを取るためのものである。この時、酸化膜１０７で絶
縁された抵抗素子となる多結晶シリコン膜の部分１１８
は、フォトレジスト等で覆い、上述のイオン注入とは別
に所望の不純物を所望の濃度に注入してその抵抗値を決
める。
造方法を説明する。図２に示すようにＮ型の半導体基板
１０１に熱酸化等の方法によりシリコン酸化膜１０２を
５００〜１０００ｎｍの厚さに形成する。次に図３に示
すようにフォトエッチングによりシリコン酸化膜１０２
に、容量素子を形成するための開口部１０３およびＮ型
ＭＯＳトランジスタを形成するための開口部１０４をそ
れぞれ設け、シリコン面を露出させる。この露出部分に
イオン注入および熱拡散等の方法でＰ型の拡散領域１０
５、１０６を形成する。次にシリコン酸化膜１０２を全
てエッチング除去した後、図４に示すように再び熱酸化
等の方法によりシリコン酸化膜１０７を５００〜１００
０ｎｍの厚さに再び形成し、フォトエッチングによりＰ
型ＭＯＳトランジスタを形成するための開口部１０８、
半導体基板１０１とのコンタクトを形成するための開口
部１０９、容量素子を形成するための開口部１１０、Ｐ
型の拡散領域１０５とのコンタクトを形成するための開
口部１１１、Ｎ型ＭＯＳトランジスタを形成するための
開口部１１２、Ｐ型の拡散領域１０６とのコンタクトを
形成するための開口部１１３をそれぞれ形成し、シリコ
ン面を露出させる。次に熱酸化等の方法により膜厚５０
ｎｍのシリコン酸化膜１１４を開口部１０８、１０９、
１１０、１１１、１１２、１１３に形成する。このシリ
コン酸化膜１１４は、Ｐ型ＭＯＳトランジスタおよびＮ
型ＭＯＳトランジスタのゲート酸化膜、容量素子の誘電
膜１４５となるものである。次に図５に示すように気相
成長法等により多結晶シリコン膜１１５を全面に形成す
る。次に図６に示されるように、この多結晶シリコン膜
１１５をフォトエッチングにより所望の形状にエッチン
グし、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタのゲート電極１１６、１１７をそれぞれ形成する
。また、抵抗素子となる部分１１８、および容量素子の
電極１１９をそれぞれ形成する。続いてシリコン酸化膜
１０７およびフォトレジスト膜等をマスクにして、イオ
ン注入によりＰ型不純物およびＮ型不純物を所望の部分
に注入し、次ぎに熱拡散して、Ｐ型の拡散領域１２０、
１２１、１２３、１２６およびＮ型の拡散領域１２２、
１２４、１２５を形成する。Ｎ型の拡散領域１２２は半
導体基板１０１と正の電源（電源電圧ＶＤＤ）の電気コ
ンタクトを取るためのものである。Ｐ型の拡散層１２０
、１２１はそれぞれＰ型ＭＯＳトランジスタのソースお
よびドレインである。Ｐ型の拡散領域１２３は容量素子
１４５の電極となるＰ型の拡散領域１０５と電気コンタ
クトを取るためのものである。Ｎ型の拡散領域１２４、
１２５はそれぞれＮ型ＭＯＳトランジスタのソースおよ
びドレインである。Ｐ型の拡散層１２６はＰ型の拡散層
１０６と負の電源（電源電圧ＶＳＳ）との電気コンタク
トを取るためのものである。この時、酸化膜１０７で絶
縁された抵抗素子となる多結晶シリコン膜の部分１１８
は、フォトレジスト等で覆い、上述のイオン注入とは別
に所望の不純物を所望の濃度に注入してその抵抗値を決
める。
【００１３】次に図１に示されるように、層間絶縁膜１
２７を気相成長法により全面に形成し、この層間絶縁膜
１２７の所望の部分にフォトエッチングによりコンタク
トホ−ル１２８、１２９、１３０、１３１、１３２、１
３３、１３４、１３５、１３６、１３７を形成する。コ
ンタクトホール１２９、１３０はそれぞれＰ型ＭＯＳト
ランジスタのソースおよびドレインのコンタクトホール
である。コンタクトホール１３１、１３２は抵抗素子１
１８の端子のコンタクトホールである。コンタクトホー
ル１３３、１３４は容量素子１４５の電極のコンタクト
ホールである。コンタクトホール１３５、１３６はそれ
ぞれＮ型ＭＯＳトランジスタのソースおよびドレインの
コンタクトホールである。コンタクトホール１２８は半
導体基板１０１のコンタクトホールであり、コンタクト
ホール１３７はＰ型の拡散領域１０６のコンタクトホー
ルである。
２７を気相成長法により全面に形成し、この層間絶縁膜
１２７の所望の部分にフォトエッチングによりコンタク
トホ−ル１２８、１２９、１３０、１３１、１３２、１
３３、１３４、１３５、１３６、１３７を形成する。コ
ンタクトホール１２９、１３０はそれぞれＰ型ＭＯＳト
ランジスタのソースおよびドレインのコンタクトホール
である。コンタクトホール１３１、１３２は抵抗素子１
１８の端子のコンタクトホールである。コンタクトホー
ル１３３、１３４は容量素子１４５の電極のコンタクト
ホールである。コンタクトホール１３５、１３６はそれ
ぞれＮ型ＭＯＳトランジスタのソースおよびドレインの
コンタクトホールである。コンタクトホール１２８は半
導体基板１０１のコンタクトホールであり、コンタクト
ホール１３７はＰ型の拡散領域１０６のコンタクトホー
ルである。
【００１４】次に層間絶縁膜１２７の上に全面にアルミ
ニウム膜等の導電性の金属膜を形成する。続いてこの導
電性の金属膜の不要な部分をフォトエッチングによりエ
ッチング除去して配線１３８、１３９、１４０、１４１
、１４２、１４３、１４４を形成する。配線１３８はＰ
型ＭＯＳトランジスタのソースと半導体基板１０１とを
正の電源（電源電圧ＶＤＤ）に接続する配線である。配
線１３９はＰ型ＭＯＳトランジスタのゲート電極の配線
である。配線１４０はＰ型ＭＯＳトランジスタのドレイ
ンと抵抗素子１１８の端子を接続する配線である。配線
１４１は抵抗素子１１８の端子と容量素子１４５の端子
を接続する配線である。配線１４２はＮ型ＭＯＳトラン
ジスタのソースと半導体基板１０１とを負の電源（電源
電圧ＶＳＳ）に接続する配線である。配線１４３はＰ型
ＭＯＳトランジスタのゲート電極の配線である。配線１
４４はＰ型ＭＯＳトランジスタのドレインと容量素子１
４５の端子を接続する配線である。
ニウム膜等の導電性の金属膜を形成する。続いてこの導
電性の金属膜の不要な部分をフォトエッチングによりエ
ッチング除去して配線１３８、１３９、１４０、１４１
、１４２、１４３、１４４を形成する。配線１３８はＰ
型ＭＯＳトランジスタのソースと半導体基板１０１とを
正の電源（電源電圧ＶＤＤ）に接続する配線である。配
線１３９はＰ型ＭＯＳトランジスタのゲート電極の配線
である。配線１４０はＰ型ＭＯＳトランジスタのドレイ
ンと抵抗素子１１８の端子を接続する配線である。配線
１４１は抵抗素子１１８の端子と容量素子１４５の端子
を接続する配線である。配線１４２はＮ型ＭＯＳトラン
ジスタのソースと半導体基板１０１とを負の電源（電源
電圧ＶＳＳ）に接続する配線である。配線１４３はＰ型
ＭＯＳトランジスタのゲート電極の配線である。配線１
４４はＰ型ＭＯＳトランジスタのドレインと容量素子１
４５の端子を接続する配線である。
【００１５】
【発明の効果】以上のように本発明において、抵抗素子
は絶縁膜により半導体基板から絶縁されているため、抵
抗素子と容量素子の接続部分に電源電圧より高い電圧、
あるいは低い電圧が印加されても半導体基板への電流の
流れ込みや流れだしを起こすことがない。そのため本発
明のマルチバイブレ−タ回路は、発振周波数が抵抗素子
と容量素子とで決まる時定数にのみ依存する安定した発
振出力を得ることができる。また、半導体基板への電流
の流れ込みや流れだしが起こらないので、半導体素子を
劣化させたり、消費電流を無駄に増加させることがない
。さらに抵抗素子として温度係数を有するものを使用す
る場合には有効な温度検出回路等を提供することができ
る。
は絶縁膜により半導体基板から絶縁されているため、抵
抗素子と容量素子の接続部分に電源電圧より高い電圧、
あるいは低い電圧が印加されても半導体基板への電流の
流れ込みや流れだしを起こすことがない。そのため本発
明のマルチバイブレ−タ回路は、発振周波数が抵抗素子
と容量素子とで決まる時定数にのみ依存する安定した発
振出力を得ることができる。また、半導体基板への電流
の流れ込みや流れだしが起こらないので、半導体素子を
劣化させたり、消費電流を無駄に増加させることがない
。さらに抵抗素子として温度係数を有するものを使用す
る場合には有効な温度検出回路等を提供することができ
る。
【図１】本発明のマルチバイブレ−タ回路の回路断面図
である。
である。
【図２】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図３】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図４】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図５】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図６】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図７】本発明および従来のマルチバイブレ−タ回路の
回路図である。
回路図である。
【図８】本発明および従来のマルチバイブレ−タ回路の
抵抗素子に印加される電圧の変化を示す図である。
抵抗素子に印加される電圧の変化を示す図である。
【図９】従来のマルチバイブレ−タ回路における抵抗素
子の断面図である。
子の断面図である。
１１８ 抵抗素子
１４５ 容量素子
１０１ 半導体基板
Claims (1)
- 【請求項１】 抵抗素子、容量素子、およびトランジ
スタを有し、半導体基板上に形成されたマルチバイブレ
−タ回路において、前記抵抗素子が絶縁膜により前記半
導体基板から絶縁されていることを特徴とするマルチバ
イブレ−タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1843291A JPH04236456A (ja) | 1991-01-18 | 1991-01-18 | Ｍｏｓ集積時定数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1843291A JPH04236456A (ja) | 1991-01-18 | 1991-01-18 | Ｍｏｓ集積時定数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236456A true JPH04236456A (ja) | 1992-08-25 |
Family
ID=11971488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1843291A Pending JPH04236456A (ja) | 1991-01-18 | 1991-01-18 | Ｍｏｓ集積時定数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054308A (ja) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | 電子装置、及びキャパシタへの電圧印加方法 |
-
1991
- 1991-01-18 JP JP1843291A patent/JPH04236456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054308A (ja) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | 電子装置、及びキャパシタへの電圧印加方法 |
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