JPH04236456A - Mos集積時定数回路 - Google Patents
Mos集積時定数回路Info
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- JPH04236456A JPH04236456A JP1843291A JP1843291A JPH04236456A JP H04236456 A JPH04236456 A JP H04236456A JP 1843291 A JP1843291 A JP 1843291A JP 1843291 A JP1843291 A JP 1843291A JP H04236456 A JPH04236456 A JP H04236456A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は安定な発振特性を有する
マルチバイブレ−タ回路に関するものである。
マルチバイブレ−タ回路に関するものである。
【0002】
【従来の技術】マルチバイブレ−タ回路は抵抗素子と容
量素子の充放電の時定数を利用したもので、発振周波数
はこの時定数により決まる。また、このマルチバイブレ
−タ回路は発振周波数に対するトランジスタ特性の影響
を非常に小さくできるので、発振回路として広く用いら
れている。
量素子の充放電の時定数を利用したもので、発振周波数
はこの時定数により決まる。また、このマルチバイブレ
−タ回路は発振周波数に対するトランジスタ特性の影響
を非常に小さくできるので、発振回路として広く用いら
れている。
【0003】このマルチバイブレ−タ回路を図7を用い
て説明する。図7においてインバータ203はP型MO
S(Metal Oxide Silicon)ト
ランジスタ201とN型MOSトランジスタ202とを
相補型に接続して構成されている。インバータ205も
同様にP型MOSトランジスタとN型MOSトランジス
タとを相補型に接続して構成されている。抵抗素子20
4はインバータ203の入力と出力の間に接続されてい
る。 容量素子206の一方の端子はインバータ205の出力
に接続され、もう一方の端子は抵抗素子204と共にイ
ンバータ203の入力に接続されている。またインバー
タ203の出力はインバータ205に入力されている。
て説明する。図7においてインバータ203はP型MO
S(Metal Oxide Silicon)ト
ランジスタ201とN型MOSトランジスタ202とを
相補型に接続して構成されている。インバータ205も
同様にP型MOSトランジスタとN型MOSトランジス
タとを相補型に接続して構成されている。抵抗素子20
4はインバータ203の入力と出力の間に接続されてい
る。 容量素子206の一方の端子はインバータ205の出力
に接続され、もう一方の端子は抵抗素子204と共にイ
ンバータ203の入力に接続されている。またインバー
タ203の出力はインバータ205に入力されている。
【0004】インバータ203の出力は、入力が電源電
圧VDDの1/2より低くなるとVDDに等しくなり、
逆に入力が電源電圧VDDの1/2より高くなると出力
は0Vとなる。電源投入時インバータ203の入力の初
期値は0Vであるため、インバータ203の出力は電源
電圧VDDに等しくなり、インバータ205の出力信号
は0Vとなる。容量素子206は抵抗素子204を通し
て充電を始め、その端子電圧は容量素子206の容量値
と抵抗素子204の抵抗値とで決まる時定数曲線に沿っ
増加する。容量素子206の端子電圧が電源電圧VDD
の1/2に達すると、インバータ203の出力は0Vと
なり、インバータ205の出力は電源電圧VDDに等し
くなる。この時、充電により容量素子206はの0.5
VDDの電圧を保っているから、容量素子206の端子
電圧はインバータ205の出力より0.5VDDだけ高
くなり、1.5VDDとなる。この状態になると容量素
子206は抵抗素子204を通して放電を始め、容量素
子206の端子電圧は前記の時定数曲線に沿って減少す
る。しかし、インバータ205の出力は電源電圧VDD
と等しい電圧を保っているので、容量素子206が完全
に放電した後、更に逆の向きの電圧に充電されて電源電
圧VDDの1/2に達する。インバータ203の出力は
電源電圧VDDに等しくなり、インバータ205の出力
信号は0Vとなる。この時容量素子206に保たれてい
る電圧は前述のように最初に述べた場合とは電圧の向き
が逆で−0.5VDDとなる。容量素子206の端子電
圧はインバータ205の出力に対して0.5VDDだけ
低くなるから−0.5VDDとなる。以上の説明から明
らかなように抵抗素子204には−0.5VDDから1
.5VDDの電圧がかかることになる。図8に抵抗素子
204の端子電圧変化の様子を示す。
圧VDDの1/2より低くなるとVDDに等しくなり、
逆に入力が電源電圧VDDの1/2より高くなると出力
は0Vとなる。電源投入時インバータ203の入力の初
期値は0Vであるため、インバータ203の出力は電源
電圧VDDに等しくなり、インバータ205の出力信号
は0Vとなる。容量素子206は抵抗素子204を通し
て充電を始め、その端子電圧は容量素子206の容量値
と抵抗素子204の抵抗値とで決まる時定数曲線に沿っ
増加する。容量素子206の端子電圧が電源電圧VDD
の1/2に達すると、インバータ203の出力は0Vと
なり、インバータ205の出力は電源電圧VDDに等し
くなる。この時、充電により容量素子206はの0.5
VDDの電圧を保っているから、容量素子206の端子
電圧はインバータ205の出力より0.5VDDだけ高
くなり、1.5VDDとなる。この状態になると容量素
子206は抵抗素子204を通して放電を始め、容量素
子206の端子電圧は前記の時定数曲線に沿って減少す
る。しかし、インバータ205の出力は電源電圧VDD
と等しい電圧を保っているので、容量素子206が完全
に放電した後、更に逆の向きの電圧に充電されて電源電
圧VDDの1/2に達する。インバータ203の出力は
電源電圧VDDに等しくなり、インバータ205の出力
信号は0Vとなる。この時容量素子206に保たれてい
る電圧は前述のように最初に述べた場合とは電圧の向き
が逆で−0.5VDDとなる。容量素子206の端子電
圧はインバータ205の出力に対して0.5VDDだけ
低くなるから−0.5VDDとなる。以上の説明から明
らかなように抵抗素子204には−0.5VDDから1
.5VDDの電圧がかかることになる。図8に抵抗素子
204の端子電圧変化の様子を示す。
【0005】次にマルチバイブレ−タ回路を半導体集積
回路として半導体基板上に作製したときの抵抗素子20
4の断面構造を図9に示す。
回路として半導体基板上に作製したときの抵抗素子20
4の断面構造を図9に示す。
【0006】図9において抵抗素子204は、N型の半
導体基板401にP型の不純物を比較的薄い濃度で拡散
させた拡散抵抗403で形成されている。この拡散抵抗
403は、絶縁膜406の開口部にP型の不純物を濃い
濃度で拡散させて形成した電極取り出し部402、40
4を介して電極409、410と電気的に接続されてい
る。電極409はインバータ203を構成するMOSト
ランジスタのドレインに、電極410は容量素子206
にそれぞれ接続されている。領域405はN型の半導体
基板401へ正の電源(電源電圧VDD)を供給するす
るためのもので、N型の不純物を濃い濃度で拡散させて
形成され、絶縁膜406の開口部を通して電極411に
電気的に接続されている。また電極411は電源(電源
電圧VDD)に接続されている。
導体基板401にP型の不純物を比較的薄い濃度で拡散
させた拡散抵抗403で形成されている。この拡散抵抗
403は、絶縁膜406の開口部にP型の不純物を濃い
濃度で拡散させて形成した電極取り出し部402、40
4を介して電極409、410と電気的に接続されてい
る。電極409はインバータ203を構成するMOSト
ランジスタのドレインに、電極410は容量素子206
にそれぞれ接続されている。領域405はN型の半導体
基板401へ正の電源(電源電圧VDD)を供給するす
るためのもので、N型の不純物を濃い濃度で拡散させて
形成され、絶縁膜406の開口部を通して電極411に
電気的に接続されている。また電極411は電源(電源
電圧VDD)に接続されている。
【0007】
【発明が解決しようする課題】しかしながら前述の様に
抵抗素子である拡散抵抗403には−0.5VDDから
1.5VDDの電圧がかかるので、図9の拡散抵抗40
3の電極取り出し部404はN型の半導体基板401よ
り電圧が高くなる場合が発生する。この時電極取り出し
部404とN型の半導体基板との電圧関係は順バイアス
となり、電極取り出し部404からN型の半導体基板4
01に電流が流れ込む。そのため容量素子206の充放
電特性が抵抗素子である拡散抵抗403の抵抗値だけで
は定まらなくなってしまい、発振周波数が定まらないと
いう問題があった。また、半導体基板401に流れ込む
電流が半導体素子の劣化を引き起こすという問題もあっ
た。さらに、回路の消費電力を無駄に増大させるという
問題もあった。
抵抗素子である拡散抵抗403には−0.5VDDから
1.5VDDの電圧がかかるので、図9の拡散抵抗40
3の電極取り出し部404はN型の半導体基板401よ
り電圧が高くなる場合が発生する。この時電極取り出し
部404とN型の半導体基板との電圧関係は順バイアス
となり、電極取り出し部404からN型の半導体基板4
01に電流が流れ込む。そのため容量素子206の充放
電特性が抵抗素子である拡散抵抗403の抵抗値だけで
は定まらなくなってしまい、発振周波数が定まらないと
いう問題があった。また、半導体基板401に流れ込む
電流が半導体素子の劣化を引き起こすという問題もあっ
た。さらに、回路の消費電力を無駄に増大させるという
問題もあった。
【0008】本発明は上記従来の課題を解決し、安定し
た発振特性を有するマルチバイブレ−タ回路の提供を目
的とするものである。
た発振特性を有するマルチバイブレ−タ回路の提供を目
的とするものである。
【0009】
【課題を解決するための手段】本発明のマルチバイブレ
−タ回路は、抵抗素子、容量素子、およびトランジスタ
を有し、半導体基板上に形成されたもので、前記抵抗素
子が絶縁膜により前記半導体基板から絶縁されているこ
とを特徴とするものである。
−タ回路は、抵抗素子、容量素子、およびトランジスタ
を有し、半導体基板上に形成されたもので、前記抵抗素
子が絶縁膜により前記半導体基板から絶縁されているこ
とを特徴とするものである。
【0010】
【実施例】次に本発明のマルチバイブレ−タ回路を図面
を基に説明する。
を基に説明する。
【0011】図1は本発明のマルチバイブレ−タ回路の
断面図であり、半導体基板101上に形成された抵抗素
子118、容量素子145、およびトランジスタから構
成されている。本発明においてマルチバイブレ−タ回路
を構成する抵抗素子118はシリコン酸化膜107等の
絶縁膜を介して半導体基板101上に設けられている。 このため抵抗素子118と半導体基板101とを絶縁す
ることができ、容量素子145の充放電特性を抵抗素子
118の抵抗値だけで決められるので、安定した発振出
力を得ることができる。
断面図であり、半導体基板101上に形成された抵抗素
子118、容量素子145、およびトランジスタから構
成されている。本発明においてマルチバイブレ−タ回路
を構成する抵抗素子118はシリコン酸化膜107等の
絶縁膜を介して半導体基板101上に設けられている。 このため抵抗素子118と半導体基板101とを絶縁す
ることができ、容量素子145の充放電特性を抵抗素子
118の抵抗値だけで決められるので、安定した発振出
力を得ることができる。
【0012】次に本発明のマルチバイブレ−タ回路の製
造方法を説明する。図2に示すようにN型の半導体基板
101に熱酸化等の方法によりシリコン酸化膜102を
500〜1000nmの厚さに形成する。次に図3に示
すようにフォトエッチングによりシリコン酸化膜102
に、容量素子を形成するための開口部103およびN型
MOSトランジスタを形成するための開口部104をそ
れぞれ設け、シリコン面を露出させる。この露出部分に
イオン注入および熱拡散等の方法でP型の拡散領域10
5、106を形成する。次にシリコン酸化膜102を全
てエッチング除去した後、図4に示すように再び熱酸化
等の方法によりシリコン酸化膜107を500〜100
0nmの厚さに再び形成し、フォトエッチングによりP
型MOSトランジスタを形成するための開口部108、
半導体基板101とのコンタクトを形成するための開口
部109、容量素子を形成するための開口部110、P
型の拡散領域105とのコンタクトを形成するための開
口部111、N型MOSトランジスタを形成するための
開口部112、P型の拡散領域106とのコンタクトを
形成するための開口部113をそれぞれ形成し、シリコ
ン面を露出させる。次に熱酸化等の方法により膜厚50
nmのシリコン酸化膜114を開口部108、109、
110、111、112、113に形成する。このシリ
コン酸化膜114は、P型MOSトランジスタおよびN
型MOSトランジスタのゲート酸化膜、容量素子の誘電
膜145となるものである。次に図5に示すように気相
成長法等により多結晶シリコン膜115を全面に形成す
る。次に図6に示されるように、この多結晶シリコン膜
115をフォトエッチングにより所望の形状にエッチン
グし、P型MOSトランジスタおよびN型MOSトラン
ジスタのゲート電極116、117をそれぞれ形成する
。また、抵抗素子となる部分118、および容量素子の
電極119をそれぞれ形成する。続いてシリコン酸化膜
107およびフォトレジスト膜等をマスクにして、イオ
ン注入によりP型不純物およびN型不純物を所望の部分
に注入し、次ぎに熱拡散して、P型の拡散領域120、
121、123、126およびN型の拡散領域122、
124、125を形成する。N型の拡散領域122は半
導体基板101と正の電源(電源電圧VDD)の電気コ
ンタクトを取るためのものである。P型の拡散層120
、121はそれぞれP型MOSトランジスタのソースお
よびドレインである。P型の拡散領域123は容量素子
145の電極となるP型の拡散領域105と電気コンタ
クトを取るためのものである。N型の拡散領域124、
125はそれぞれN型MOSトランジスタのソースおよ
びドレインである。P型の拡散層126はP型の拡散層
106と負の電源(電源電圧VSS)との電気コンタク
トを取るためのものである。この時、酸化膜107で絶
縁された抵抗素子となる多結晶シリコン膜の部分118
は、フォトレジスト等で覆い、上述のイオン注入とは別
に所望の不純物を所望の濃度に注入してその抵抗値を決
める。
造方法を説明する。図2に示すようにN型の半導体基板
101に熱酸化等の方法によりシリコン酸化膜102を
500〜1000nmの厚さに形成する。次に図3に示
すようにフォトエッチングによりシリコン酸化膜102
に、容量素子を形成するための開口部103およびN型
MOSトランジスタを形成するための開口部104をそ
れぞれ設け、シリコン面を露出させる。この露出部分に
イオン注入および熱拡散等の方法でP型の拡散領域10
5、106を形成する。次にシリコン酸化膜102を全
てエッチング除去した後、図4に示すように再び熱酸化
等の方法によりシリコン酸化膜107を500〜100
0nmの厚さに再び形成し、フォトエッチングによりP
型MOSトランジスタを形成するための開口部108、
半導体基板101とのコンタクトを形成するための開口
部109、容量素子を形成するための開口部110、P
型の拡散領域105とのコンタクトを形成するための開
口部111、N型MOSトランジスタを形成するための
開口部112、P型の拡散領域106とのコンタクトを
形成するための開口部113をそれぞれ形成し、シリコ
ン面を露出させる。次に熱酸化等の方法により膜厚50
nmのシリコン酸化膜114を開口部108、109、
110、111、112、113に形成する。このシリ
コン酸化膜114は、P型MOSトランジスタおよびN
型MOSトランジスタのゲート酸化膜、容量素子の誘電
膜145となるものである。次に図5に示すように気相
成長法等により多結晶シリコン膜115を全面に形成す
る。次に図6に示されるように、この多結晶シリコン膜
115をフォトエッチングにより所望の形状にエッチン
グし、P型MOSトランジスタおよびN型MOSトラン
ジスタのゲート電極116、117をそれぞれ形成する
。また、抵抗素子となる部分118、および容量素子の
電極119をそれぞれ形成する。続いてシリコン酸化膜
107およびフォトレジスト膜等をマスクにして、イオ
ン注入によりP型不純物およびN型不純物を所望の部分
に注入し、次ぎに熱拡散して、P型の拡散領域120、
121、123、126およびN型の拡散領域122、
124、125を形成する。N型の拡散領域122は半
導体基板101と正の電源(電源電圧VDD)の電気コ
ンタクトを取るためのものである。P型の拡散層120
、121はそれぞれP型MOSトランジスタのソースお
よびドレインである。P型の拡散領域123は容量素子
145の電極となるP型の拡散領域105と電気コンタ
クトを取るためのものである。N型の拡散領域124、
125はそれぞれN型MOSトランジスタのソースおよ
びドレインである。P型の拡散層126はP型の拡散層
106と負の電源(電源電圧VSS)との電気コンタク
トを取るためのものである。この時、酸化膜107で絶
縁された抵抗素子となる多結晶シリコン膜の部分118
は、フォトレジスト等で覆い、上述のイオン注入とは別
に所望の不純物を所望の濃度に注入してその抵抗値を決
める。
【0013】次に図1に示されるように、層間絶縁膜1
27を気相成長法により全面に形成し、この層間絶縁膜
127の所望の部分にフォトエッチングによりコンタク
トホ−ル128、129、130、131、132、1
33、134、135、136、137を形成する。コ
ンタクトホール129、130はそれぞれP型MOSト
ランジスタのソースおよびドレインのコンタクトホール
である。コンタクトホール131、132は抵抗素子1
18の端子のコンタクトホールである。コンタクトホー
ル133、134は容量素子145の電極のコンタクト
ホールである。コンタクトホール135、136はそれ
ぞれN型MOSトランジスタのソースおよびドレインの
コンタクトホールである。コンタクトホール128は半
導体基板101のコンタクトホールであり、コンタクト
ホール137はP型の拡散領域106のコンタクトホー
ルである。
27を気相成長法により全面に形成し、この層間絶縁膜
127の所望の部分にフォトエッチングによりコンタク
トホ−ル128、129、130、131、132、1
33、134、135、136、137を形成する。コ
ンタクトホール129、130はそれぞれP型MOSト
ランジスタのソースおよびドレインのコンタクトホール
である。コンタクトホール131、132は抵抗素子1
18の端子のコンタクトホールである。コンタクトホー
ル133、134は容量素子145の電極のコンタクト
ホールである。コンタクトホール135、136はそれ
ぞれN型MOSトランジスタのソースおよびドレインの
コンタクトホールである。コンタクトホール128は半
導体基板101のコンタクトホールであり、コンタクト
ホール137はP型の拡散領域106のコンタクトホー
ルである。
【0014】次に層間絶縁膜127の上に全面にアルミ
ニウム膜等の導電性の金属膜を形成する。続いてこの導
電性の金属膜の不要な部分をフォトエッチングによりエ
ッチング除去して配線138、139、140、141
、142、143、144を形成する。配線138はP
型MOSトランジスタのソースと半導体基板101とを
正の電源(電源電圧VDD)に接続する配線である。配
線139はP型MOSトランジスタのゲート電極の配線
である。配線140はP型MOSトランジスタのドレイ
ンと抵抗素子118の端子を接続する配線である。配線
141は抵抗素子118の端子と容量素子145の端子
を接続する配線である。配線142はN型MOSトラン
ジスタのソースと半導体基板101とを負の電源(電源
電圧VSS)に接続する配線である。配線143はP型
MOSトランジスタのゲート電極の配線である。配線1
44はP型MOSトランジスタのドレインと容量素子1
45の端子を接続する配線である。
ニウム膜等の導電性の金属膜を形成する。続いてこの導
電性の金属膜の不要な部分をフォトエッチングによりエ
ッチング除去して配線138、139、140、141
、142、143、144を形成する。配線138はP
型MOSトランジスタのソースと半導体基板101とを
正の電源(電源電圧VDD)に接続する配線である。配
線139はP型MOSトランジスタのゲート電極の配線
である。配線140はP型MOSトランジスタのドレイ
ンと抵抗素子118の端子を接続する配線である。配線
141は抵抗素子118の端子と容量素子145の端子
を接続する配線である。配線142はN型MOSトラン
ジスタのソースと半導体基板101とを負の電源(電源
電圧VSS)に接続する配線である。配線143はP型
MOSトランジスタのゲート電極の配線である。配線1
44はP型MOSトランジスタのドレインと容量素子1
45の端子を接続する配線である。
【0015】
【発明の効果】以上のように本発明において、抵抗素子
は絶縁膜により半導体基板から絶縁されているため、抵
抗素子と容量素子の接続部分に電源電圧より高い電圧、
あるいは低い電圧が印加されても半導体基板への電流の
流れ込みや流れだしを起こすことがない。そのため本発
明のマルチバイブレ−タ回路は、発振周波数が抵抗素子
と容量素子とで決まる時定数にのみ依存する安定した発
振出力を得ることができる。また、半導体基板への電流
の流れ込みや流れだしが起こらないので、半導体素子を
劣化させたり、消費電流を無駄に増加させることがない
。さらに抵抗素子として温度係数を有するものを使用す
る場合には有効な温度検出回路等を提供することができ
る。
は絶縁膜により半導体基板から絶縁されているため、抵
抗素子と容量素子の接続部分に電源電圧より高い電圧、
あるいは低い電圧が印加されても半導体基板への電流の
流れ込みや流れだしを起こすことがない。そのため本発
明のマルチバイブレ−タ回路は、発振周波数が抵抗素子
と容量素子とで決まる時定数にのみ依存する安定した発
振出力を得ることができる。また、半導体基板への電流
の流れ込みや流れだしが起こらないので、半導体素子を
劣化させたり、消費電流を無駄に増加させることがない
。さらに抵抗素子として温度係数を有するものを使用す
る場合には有効な温度検出回路等を提供することができ
る。
【図1】本発明のマルチバイブレ−タ回路の回路断面図
である。
である。
【図2】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図3】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図4】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図5】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図6】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。
表す回路断面図である。
【図7】本発明および従来のマルチバイブレ−タ回路の
回路図である。
回路図である。
【図8】本発明および従来のマルチバイブレ−タ回路の
抵抗素子に印加される電圧の変化を示す図である。
抵抗素子に印加される電圧の変化を示す図である。
【図9】従来のマルチバイブレ−タ回路における抵抗素
子の断面図である。
子の断面図である。
118 抵抗素子
145 容量素子
101 半導体基板
Claims (1)
- 【請求項1】 抵抗素子、容量素子、およびトランジ
スタを有し、半導体基板上に形成されたマルチバイブレ
−タ回路において、前記抵抗素子が絶縁膜により前記半
導体基板から絶縁されていることを特徴とするマルチバ
イブレ−タ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1843291A JPH04236456A (ja) | 1991-01-18 | 1991-01-18 | Mos集積時定数回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1843291A JPH04236456A (ja) | 1991-01-18 | 1991-01-18 | Mos集積時定数回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04236456A true JPH04236456A (ja) | 1992-08-25 |
Family
ID=11971488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1843291A Pending JPH04236456A (ja) | 1991-01-18 | 1991-01-18 | Mos集積時定数回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04236456A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054308A (ja) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | 電子装置、及びキャパシタへの電圧印加方法 |
-
1991
- 1991-01-18 JP JP1843291A patent/JPH04236456A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054308A (ja) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | 電子装置、及びキャパシタへの電圧印加方法 |
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