JPH04236456A - Multivibrator circuit - Google Patents
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は安定な発振特性を有する
マルチバイブレ−タ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multivibrator circuit having stable oscillation characteristics.
【０００２】0002
【従来の技術】マルチバイブレ−タ回路は抵抗素子と容
量素子の充放電の時定数を利用したもので、発振周波数
はこの時定数により決まる。また、このマルチバイブレ
−タ回路は発振周波数に対するトランジスタ特性の影響
を非常に小さくできるので、発振回路として広く用いら
れている。2. Description of the Related Art A multivibrator circuit utilizes a time constant for charging and discharging a resistive element and a capacitive element, and the oscillation frequency is determined by this time constant. Furthermore, this multivibrator circuit is widely used as an oscillation circuit because it can greatly reduce the influence of transistor characteristics on the oscillation frequency.
【０００３】このマルチバイブレ−タ回路を図７を用い
て説明する。図７においてインバータ２０３はＰ型ＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）ト
ランジスタ２０１とＮ型ＭＯＳトランジスタ２０２とを
相補型に接続して構成されている。インバータ２０５も
同様にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとを相補型に接続して構成されている。抵抗素子２０
４はインバータ２０３の入力と出力の間に接続されてい
る。
容量素子２０６の一方の端子はインバータ２０５の出力
に接続され、もう一方の端子は抵抗素子２０４と共にイ
ンバータ２０３の入力に接続されている。またインバー
タ２０３の出力はインバータ２０５に入力されている。This multivibrator circuit will be explained using FIG. 7. In FIG. 7, the inverter 203 is a P-type MO
It is constructed by connecting an S (Metal Oxide Silicon) transistor 201 and an N-type MOS transistor 202 in a complementary manner. Similarly, the inverter 205 is configured by connecting a P-type MOS transistor and an N-type MOS transistor in a complementary manner. Resistance element 20
4 is connected between the input and output of the inverter 203. One terminal of the capacitive element 206 is connected to the output of the inverter 205, and the other terminal, together with the resistive element 204, is connected to the input of the inverter 203. Further, the output of the inverter 203 is input to the inverter 205.
【０００４】インバータ２０３の出力は、入力が電源電
圧ＶＤＤの１／２より低くなるとＶＤＤに等しくなり、
逆に入力が電源電圧ＶＤＤの１／２より高くなると出力
は０Ｖとなる。電源投入時インバータ２０３の入力の初
期値は０Ｖであるため、インバータ２０３の出力は電源
電圧ＶＤＤに等しくなり、インバータ２０５の出力信号
は０Ｖとなる。容量素子２０６は抵抗素子２０４を通し
て充電を始め、その端子電圧は容量素子２０６の容量値
と抵抗素子２０４の抵抗値とで決まる時定数曲線に沿っ
増加する。容量素子２０６の端子電圧が電源電圧ＶＤＤ
の１／２に達すると、インバータ２０３の出力は０Ｖと
なり、インバータ２０５の出力は電源電圧ＶＤＤに等し
くなる。この時、充電により容量素子２０６はの０．５
ＶＤＤの電圧を保っているから、容量素子２０６の端子
電圧はインバータ２０５の出力より０．５ＶＤＤだけ高
くなり、１．５ＶＤＤとなる。この状態になると容量素
子２０６は抵抗素子２０４を通して放電を始め、容量素
子２０６の端子電圧は前記の時定数曲線に沿って減少す
る。しかし、インバータ２０５の出力は電源電圧ＶＤＤ
と等しい電圧を保っているので、容量素子２０６が完全
に放電した後、更に逆の向きの電圧に充電されて電源電
圧ＶＤＤの１／２に達する。インバータ２０３の出力は
電源電圧ＶＤＤに等しくなり、インバータ２０５の出力
信号は０Ｖとなる。この時容量素子２０６に保たれてい
る電圧は前述のように最初に述べた場合とは電圧の向き
が逆で−０．５ＶＤＤとなる。容量素子２０６の端子電
圧はインバータ２０５の出力に対して０．５ＶＤＤだけ
低くなるから−０．５ＶＤＤとなる。以上の説明から明
らかなように抵抗素子２０４には−０．５ＶＤＤから１
．５ＶＤＤの電圧がかかることになる。図８に抵抗素子
２０４の端子電圧変化の様子を示す。The output of the inverter 203 becomes equal to VDD when the input becomes lower than 1/2 of the power supply voltage VDD;
Conversely, when the input becomes higher than 1/2 of the power supply voltage VDD, the output becomes 0V. Since the initial value of the input of inverter 203 is 0V when the power is turned on, the output of inverter 203 becomes equal to power supply voltage VDD, and the output signal of inverter 205 becomes 0V. The capacitive element 206 starts charging through the resistive element 204, and its terminal voltage increases along a time constant curve determined by the capacitance value of the capacitive element 206 and the resistance value of the resistive element 204. The terminal voltage of the capacitive element 206 is the power supply voltage VDD
When the voltage reaches 1/2, the output of the inverter 203 becomes 0V, and the output of the inverter 205 becomes equal to the power supply voltage VDD. At this time, the capacitive element 206 becomes 0.5 due to charging.
Since the voltage of VDD is maintained, the terminal voltage of the capacitive element 206 becomes 0.5 VDD higher than the output of the inverter 205, and becomes 1.5 VDD. In this state, the capacitive element 206 starts discharging through the resistive element 204, and the terminal voltage of the capacitive element 206 decreases along the above-mentioned time constant curve. However, the output of inverter 205 is the power supply voltage VDD
Therefore, after the capacitive element 206 is completely discharged, it is further charged to a voltage in the opposite direction and reaches 1/2 of the power supply voltage VDD. The output of inverter 203 becomes equal to power supply voltage VDD, and the output signal of inverter 205 becomes 0V. At this time, the voltage maintained in the capacitive element 206 is −0.5 VDD, with the direction of the voltage being opposite to that in the first case described above. The terminal voltage of the capacitive element 206 is lower by 0.5 VDD than the output of the inverter 205, so it becomes -0.5 VDD. As is clear from the above explanation, the resistance element 204 has a voltage of -0.5 VDD to 1
．． A voltage of 5VDD will be applied. FIG. 8 shows how the terminal voltage of the resistance element 204 changes.
【０００５】次にマルチバイブレ−タ回路を半導体集積
回路として半導体基板上に作製したときの抵抗素子２０
４の断面構造を図９に示す。Next, when the multivibrator circuit is fabricated as a semiconductor integrated circuit on a semiconductor substrate, the resistance element 20
The cross-sectional structure of No. 4 is shown in FIG.
【０００６】図９において抵抗素子２０４は、Ｎ型の半
導体基板４０１にＰ型の不純物を比較的薄い濃度で拡散
させた拡散抵抗４０３で形成されている。この拡散抵抗
４０３は、絶縁膜４０６の開口部にＰ型の不純物を濃い
濃度で拡散させて形成した電極取り出し部４０２、４０
４を介して電極４０９、４１０と電気的に接続されてい
る。電極４０９はインバータ２０３を構成するＭＯＳト
ランジスタのドレインに、電極４１０は容量素子２０６
にそれぞれ接続されている。領域４０５はＮ型の半導体
基板４０１へ正の電源（電源電圧ＶＤＤ）を供給するす
るためのもので、Ｎ型の不純物を濃い濃度で拡散させて
形成され、絶縁膜４０６の開口部を通して電極４１１に
電気的に接続されている。また電極４１１は電源（電源
電圧ＶＤＤ）に接続されている。In FIG. 9, the resistance element 204 is formed of a diffused resistor 403 in which a P-type impurity is diffused into an N-type semiconductor substrate 401 at a relatively low concentration. This diffused resistor 403 has electrode lead-out portions 402 and 40 formed by diffusing P-type impurities at a high concentration into an opening of an insulating film 406.
It is electrically connected to electrodes 409 and 410 via 4. The electrode 409 is connected to the drain of the MOS transistor constituting the inverter 203, and the electrode 410 is connected to the capacitor 206.
are connected to each. The region 405 is for supplying positive power (power supply voltage VDD) to the N-type semiconductor substrate 401, and is formed by diffusing N-type impurities at a high concentration, and is connected to the electrode 411 through the opening of the insulating film 406. electrically connected to. Further, the electrode 411 is connected to a power supply (power supply voltage VDD).
【０００７】[0007]
【発明が解決しようする課題】しかしながら前述の様に
抵抗素子である拡散抵抗４０３には−０．５ＶＤＤから
１．５ＶＤＤの電圧がかかるので、図９の拡散抵抗４０
３の電極取り出し部４０４はＮ型の半導体基板４０１よ
り電圧が高くなる場合が発生する。この時電極取り出し
部４０４とＮ型の半導体基板との電圧関係は順バイアス
となり、電極取り出し部４０４からＮ型の半導体基板４
０１に電流が流れ込む。そのため容量素子２０６の充放
電特性が抵抗素子である拡散抵抗４０３の抵抗値だけで
は定まらなくなってしまい、発振周波数が定まらないと
いう問題があった。また、半導体基板４０１に流れ込む
電流が半導体素子の劣化を引き起こすという問題もあっ
た。さらに、回路の消費電力を無駄に増大させるという
問題もあった。However, as mentioned above, since a voltage of -0.5VDD to 1.5VDD is applied to the diffused resistor 403, which is a resistance element, the diffused resistor 403 in FIG.
In some cases, the voltage at the electrode extraction portion 404 of No. 3 becomes higher than that of the N-type semiconductor substrate 401. At this time, the voltage relationship between the electrode extraction portion 404 and the N-type semiconductor substrate becomes a forward bias, and the voltage relationship between the electrode extraction portion 404 and the N-type semiconductor substrate 4 is forward biased.
Current flows into 01. Therefore, there was a problem in that the charge/discharge characteristics of the capacitive element 206 were not determined only by the resistance value of the diffused resistor 403, which is a resistive element, and the oscillation frequency was not determined. Further, there is also a problem that the current flowing into the semiconductor substrate 401 causes deterioration of the semiconductor element. Furthermore, there is a problem in that the power consumption of the circuit increases unnecessarily.
【０００８】本発明は上記従来の課題を解決し、安定し
た発振特性を有するマルチバイブレ−タ回路の提供を目
的とするものである。An object of the present invention is to solve the above-mentioned conventional problems and provide a multivibrator circuit having stable oscillation characteristics.
【０００９】[0009]
【課題を解決するための手段】本発明のマルチバイブレ
−タ回路は、抵抗素子、容量素子、およびトランジスタ
を有し、半導体基板上に形成されたもので、前記抵抗素
子が絶縁膜により前記半導体基板から絶縁されているこ
とを特徴とするものである。[Means for Solving the Problems] A multivibrator circuit of the present invention has a resistive element, a capacitive element, and a transistor, and is formed on a semiconductor substrate, and the resistive element is connected to the semiconductor substrate by an insulating film. It is characterized by being insulated from the substrate.
【００１０】0010
【実施例】次に本発明のマルチバイブレ−タ回路を図面
を基に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a multivibrator circuit according to the present invention will be explained with reference to the drawings.
【００１１】図１は本発明のマルチバイブレ−タ回路の
断面図であり、半導体基板１０１上に形成された抵抗素
子１１８、容量素子１４５、およびトランジスタから構
成されている。本発明においてマルチバイブレ−タ回路
を構成する抵抗素子１１８はシリコン酸化膜１０７等の
絶縁膜を介して半導体基板１０１上に設けられている。
このため抵抗素子１１８と半導体基板１０１とを絶縁す
ることができ、容量素子１４５の充放電特性を抵抗素子
１１８の抵抗値だけで決められるので、安定した発振出
力を得ることができる。FIG. 1 is a sectional view of a multivibrator circuit according to the present invention, which is composed of a resistive element 118, a capacitive element 145, and a transistor formed on a semiconductor substrate 101. In the present invention, the resistive element 118 constituting the multivibrator circuit is provided on the semiconductor substrate 101 via an insulating film such as a silicon oxide film 107. Therefore, the resistive element 118 and the semiconductor substrate 101 can be insulated, and the charge/discharge characteristics of the capacitive element 145 can be determined only by the resistance value of the resistive element 118, so that stable oscillation output can be obtained.
【００１２】次に本発明のマルチバイブレ−タ回路の製
造方法を説明する。図２に示すようにＮ型の半導体基板
１０１に熱酸化等の方法によりシリコン酸化膜１０２を
５００〜１０００ｎｍの厚さに形成する。次に図３に示
すようにフォトエッチングによりシリコン酸化膜１０２
に、容量素子を形成するための開口部１０３およびＮ型
ＭＯＳトランジスタを形成するための開口部１０４をそ
れぞれ設け、シリコン面を露出させる。この露出部分に
イオン注入および熱拡散等の方法でＰ型の拡散領域１０
５、１０６を形成する。次にシリコン酸化膜１０２を全
てエッチング除去した後、図４に示すように再び熱酸化
等の方法によりシリコン酸化膜１０７を５００〜１００
０ｎｍの厚さに再び形成し、フォトエッチングによりＰ
型ＭＯＳトランジスタを形成するための開口部１０８、
半導体基板１０１とのコンタクトを形成するための開口
部１０９、容量素子を形成するための開口部１１０、Ｐ
型の拡散領域１０５とのコンタクトを形成するための開
口部１１１、Ｎ型ＭＯＳトランジスタを形成するための
開口部１１２、Ｐ型の拡散領域１０６とのコンタクトを
形成するための開口部１１３をそれぞれ形成し、シリコ
ン面を露出させる。次に熱酸化等の方法により膜厚５０
ｎｍのシリコン酸化膜１１４を開口部１０８、１０９、
１１０、１１１、１１２、１１３に形成する。このシリ
コン酸化膜１１４は、Ｐ型ＭＯＳトランジスタおよびＮ
型ＭＯＳトランジスタのゲート酸化膜、容量素子の誘電
膜１４５となるものである。次に図５に示すように気相
成長法等により多結晶シリコン膜１１５を全面に形成す
る。次に図６に示されるように、この多結晶シリコン膜
１１５をフォトエッチングにより所望の形状にエッチン
グし、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタのゲート電極１１６、１１７をそれぞれ形成する
。また、抵抗素子となる部分１１８、および容量素子の
電極１１９をそれぞれ形成する。続いてシリコン酸化膜
１０７およびフォトレジスト膜等をマスクにして、イオ
ン注入によりＰ型不純物およびＮ型不純物を所望の部分
に注入し、次ぎに熱拡散して、Ｐ型の拡散領域１２０、
１２１、１２３、１２６およびＮ型の拡散領域１２２、
１２４、１２５を形成する。Ｎ型の拡散領域１２２は半
導体基板１０１と正の電源（電源電圧ＶＤＤ）の電気コ
ンタクトを取るためのものである。Ｐ型の拡散層１２０
、１２１はそれぞれＰ型ＭＯＳトランジスタのソースお
よびドレインである。Ｐ型の拡散領域１２３は容量素子
１４５の電極となるＰ型の拡散領域１０５と電気コンタ
クトを取るためのものである。Ｎ型の拡散領域１２４、
１２５はそれぞれＮ型ＭＯＳトランジスタのソースおよ
びドレインである。Ｐ型の拡散層１２６はＰ型の拡散層
１０６と負の電源（電源電圧ＶＳＳ）との電気コンタク
トを取るためのものである。この時、酸化膜１０７で絶
縁された抵抗素子となる多結晶シリコン膜の部分１１８
は、フォトレジスト等で覆い、上述のイオン注入とは別
に所望の不純物を所望の濃度に注入してその抵抗値を決
める。Next, a method of manufacturing a multivibrator circuit according to the present invention will be explained. As shown in FIG. 2, a silicon oxide film 102 is formed to a thickness of 500 to 1000 nm on an N-type semiconductor substrate 101 by a method such as thermal oxidation. Next, as shown in FIG. 3, the silicon oxide film 102 is etched by photo-etching.
An opening 103 for forming a capacitive element and an opening 104 for forming an N-type MOS transistor are respectively provided to expose the silicon surface. A P-type diffusion region 10 is formed in this exposed portion by methods such as ion implantation and thermal diffusion.
5, 106 is formed. Next, after removing the entire silicon oxide film 102 by etching, as shown in FIG.
It is formed again to a thickness of 0 nm, and P is
an opening 108 for forming a type MOS transistor;
An opening 109 for forming a contact with the semiconductor substrate 101, an opening 110 for forming a capacitive element, P
An opening 111 for forming a contact with the type diffusion region 105, an opening 112 for forming an N-type MOS transistor, and an opening 113 for forming a contact with the P-type diffusion region 106 are formed. to expose the silicone surface. Next, a film with a thickness of 50
nm silicon oxide film 114 in openings 108, 109,
110, 111, 112, and 113. This silicon oxide film 114 is used for P-type MOS transistors and N-type MOS transistors.
This serves as a gate oxide film of a type MOS transistor and a dielectric film 145 of a capacitive element. Next, as shown in FIG. 5, a polycrystalline silicon film 115 is formed over the entire surface by vapor phase growth or the like. Next, as shown in FIG. 6, this polycrystalline silicon film 115 is photoetched into a desired shape to form gate electrodes 116 and 117 of a P-type MOS transistor and an N-type MOS transistor, respectively. In addition, a portion 118 that will become a resistive element and an electrode 119 of a capacitive element are respectively formed. Next, using the silicon oxide film 107, photoresist film, etc. as a mask, P-type impurities and N-type impurities are implanted into desired portions by ion implantation, and then thermally diffused to form P-type diffusion regions 120,
121, 123, 126 and an N-type diffusion region 122,
124 and 125 are formed. The N-type diffusion region 122 is for making electrical contact between the semiconductor substrate 101 and a positive power supply (power supply voltage VDD). P-type diffusion layer 120
, 121 are the source and drain of a P-type MOS transistor, respectively. The P type diffusion region 123 is for making electrical contact with the P type diffusion region 105 which becomes the electrode of the capacitive element 145. N-type diffusion region 124,
125 are the source and drain of an N-type MOS transistor, respectively. The P type diffusion layer 126 is for making electrical contact between the P type diffusion layer 106 and a negative power supply (power supply voltage VSS). At this time, a portion 118 of the polycrystalline silicon film that is insulated by the oxide film 107 and becomes a resistance element.
is covered with a photoresist or the like, and a desired impurity is implanted at a desired concentration in addition to the above-mentioned ion implantation to determine its resistance value.
【００１３】次に図１に示されるように、層間絶縁膜１
２７を気相成長法により全面に形成し、この層間絶縁膜
１２７の所望の部分にフォトエッチングによりコンタク
トホ−ル１２８、１２９、１３０、１３１、１３２、１
３３、１３４、１３５、１３６、１３７を形成する。コ
ンタクトホール１２９、１３０はそれぞれＰ型ＭＯＳト
ランジスタのソースおよびドレインのコンタクトホール
である。コンタクトホール１３１、１３２は抵抗素子１
１８の端子のコンタクトホールである。コンタクトホー
ル１３３、１３４は容量素子１４５の電極のコンタクト
ホールである。コンタクトホール１３５、１３６はそれ
ぞれＮ型ＭＯＳトランジスタのソースおよびドレインの
コンタクトホールである。コンタクトホール１２８は半
導体基板１０１のコンタクトホールであり、コンタクト
ホール１３７はＰ型の拡散領域１０６のコンタクトホー
ルである。Next, as shown in FIG.
Contact holes 128, 129, 130, 131, 132, 1 are formed in desired portions of this interlayer insulating film 127 by photo-etching.
33, 134, 135, 136, and 137 are formed. Contact holes 129 and 130 are contact holes for the source and drain of a P-type MOS transistor, respectively. Contact holes 131 and 132 are resistive element 1
This is a contact hole for 18 terminals. Contact holes 133 and 134 are contact holes for electrodes of capacitive element 145. Contact holes 135 and 136 are contact holes for the source and drain of an N-type MOS transistor, respectively. The contact hole 128 is a contact hole in the semiconductor substrate 101, and the contact hole 137 is a contact hole in the P-type diffusion region 106.
【００１４】次に層間絶縁膜１２７の上に全面にアルミ
ニウム膜等の導電性の金属膜を形成する。続いてこの導
電性の金属膜の不要な部分をフォトエッチングによりエ
ッチング除去して配線１３８、１３９、１４０、１４１
、１４２、１４３、１４４を形成する。配線１３８はＰ
型ＭＯＳトランジスタのソースと半導体基板１０１とを
正の電源（電源電圧ＶＤＤ）に接続する配線である。配
線１３９はＰ型ＭＯＳトランジスタのゲート電極の配線
である。配線１４０はＰ型ＭＯＳトランジスタのドレイ
ンと抵抗素子１１８の端子を接続する配線である。配線
１４１は抵抗素子１１８の端子と容量素子１４５の端子
を接続する配線である。配線１４２はＮ型ＭＯＳトラン
ジスタのソースと半導体基板１０１とを負の電源（電源
電圧ＶＳＳ）に接続する配線である。配線１４３はＰ型
ＭＯＳトランジスタのゲート電極の配線である。配線１
４４はＰ型ＭＯＳトランジスタのドレインと容量素子１
４５の端子を接続する配線である。Next, a conductive metal film such as an aluminum film is formed on the entire surface of the interlayer insulating film 127. Subsequently, unnecessary portions of this conductive metal film are removed by photo-etching to form interconnections 138, 139, 140, 141.
, 142, 143, 144 are formed. Wiring 138 is P
This wiring connects the source of the type MOS transistor and the semiconductor substrate 101 to a positive power supply (power supply voltage VDD). The wiring 139 is a wiring for the gate electrode of a P-type MOS transistor. The wiring 140 is a wiring that connects the drain of the P-type MOS transistor and the terminal of the resistance element 118. The wiring 141 is a wiring that connects the terminal of the resistive element 118 and the terminal of the capacitive element 145. The wiring 142 is a wiring that connects the source of the N-type MOS transistor and the semiconductor substrate 101 to a negative power supply (power supply voltage VSS). The wiring 143 is a wiring for the gate electrode of a P-type MOS transistor. Wiring 1
44 is the drain of the P-type MOS transistor and the capacitive element 1
This is the wiring that connects the 45 terminals.
【００１５】[0015]
【発明の効果】以上のように本発明において、抵抗素子
は絶縁膜により半導体基板から絶縁されているため、抵
抗素子と容量素子の接続部分に電源電圧より高い電圧、
あるいは低い電圧が印加されても半導体基板への電流の
流れ込みや流れだしを起こすことがない。そのため本発
明のマルチバイブレ−タ回路は、発振周波数が抵抗素子
と容量素子とで決まる時定数にのみ依存する安定した発
振出力を得ることができる。また、半導体基板への電流
の流れ込みや流れだしが起こらないので、半導体素子を
劣化させたり、消費電流を無駄に増加させることがない
。さらに抵抗素子として温度係数を有するものを使用す
る場合には有効な温度検出回路等を提供することができ
る。As described above, in the present invention, since the resistive element is insulated from the semiconductor substrate by the insulating film, a voltage higher than the power supply voltage is applied to the connecting portion between the resistive element and the capacitive element.
In addition, even if a low voltage is applied, no current flows into or out of the semiconductor substrate. Therefore, the multivibrator circuit of the present invention can obtain a stable oscillation output whose oscillation frequency depends only on the time constant determined by the resistive element and the capacitive element. Further, since current does not flow into or out of the semiconductor substrate, there is no possibility of deterioration of the semiconductor element or unnecessary increase in current consumption. Furthermore, when a resistance element having a temperature coefficient is used, an effective temperature detection circuit or the like can be provided.
【図１】本発明のマルチバイブレ−タ回路の回路断面図
である。FIG. 1 is a circuit sectional view of a multivibrator circuit according to the present invention.
【図２】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。FIG. 2 is a circuit sectional view showing the manufacturing process of the multivibrator circuit of the present invention.
【図３】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。FIG. 3 is a circuit sectional view showing the manufacturing process of the multivibrator circuit of the present invention.
【図４】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。FIG. 4 is a circuit sectional view showing the manufacturing process of the multivibrator circuit of the present invention.
【図５】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。FIG. 5 is a circuit sectional view showing the manufacturing process of the multivibrator circuit of the present invention.
【図６】本発明のマルチバイブレ−タ回路の製造工程を
表す回路断面図である。FIG. 6 is a circuit sectional view showing the manufacturing process of the multivibrator circuit of the present invention.
【図７】本発明および従来のマルチバイブレ−タ回路の
回路図である。FIG. 7 is a circuit diagram of a multivibrator circuit according to the present invention and a conventional multivibrator circuit.
【図８】本発明および従来のマルチバイブレ−タ回路の
抵抗素子に印加される電圧の変化を示す図である。FIG. 8 is a diagram showing changes in voltage applied to resistance elements of the present invention and a conventional multivibrator circuit.
【図９】従来のマルチバイブレ−タ回路における抵抗素
子の断面図である。FIG. 9 is a cross-sectional view of a resistance element in a conventional multivibrator circuit.
１１８ 抵抗素子 １４５ 容量素子 １０１ 半導体基板 118 Resistance element 145 Capacitive element 101 Semiconductor substrate
Claims (1)
スタを有し、半導体基板上に形成されたマルチバイブレ
−タ回路において、前記抵抗素子が絶縁膜により前記半
導体基板から絶縁されていることを特徴とするマルチバ
イブレ−タ回路。1. A multivibrator circuit having a resistive element, a capacitive element, and a transistor and formed on a semiconductor substrate, characterized in that the resistive element is insulated from the semiconductor substrate by an insulating film. Multi-vibrator circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1843291A JPH04236456A (en) | 1991-01-18 | 1991-01-18 | Multivibrator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1843291A JPH04236456A (en) | 1991-01-18 | 1991-01-18 | Multivibrator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236456A true JPH04236456A (en) | 1992-08-25 |
Family
ID=11971488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1843291A Pending JPH04236456A (en) | 1991-01-18 | 1991-01-18 | Multivibrator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236456A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054308A (en) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | Electronic device and method for applying voltage to capacitor |
-
1991
- 1991-01-18 JP JP1843291A patent/JPH04236456A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054308A (en) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | Electronic device and method for applying voltage to capacitor |
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