JPH04235410A - Peak value detection circuit - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はピーク値検出回路に係わ
り、特に、出力バッファのＤＣオフセットの影響を低減
するようにしたピーク値検出回路に用いて好適なもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak value detection circuit, and is particularly suitable for use in a peak value detection circuit designed to reduce the influence of DC offset of an output buffer.
【０００２】0002
【従来の技術】周知の通り、種々の電子機器の分野にお
いてピーク値検出回路が使用されている。このようなピ
ーク値検出回路は、入力信号電圧の大きさを常に監視し
、今までに入力された信号の内の最も大きな電圧の値を
保持するようにしている。その構成は、一般的には電圧
比較部，ピーク電圧保持回路，保持電圧制御回路，信号
出力回路等により構成されている。上記ピーク値検出回
路においては、外部から入力される信号を上記電圧比較
部を構成するコンパレータの比較入力端子に与えるとと
もに、上記ピーク電圧保持回路で保持している電圧を上
記コンパレータの比較入力端子に供給し、これら２つの
信号の大小を比較するようにしている。そして、外部か
ら入力される信号の方が大きい場合には、それを新しい
ピーク値として上記ピーク電圧保持回路のピークホール
ド用コンデンサに保持するようにしている。したがって
、上記したようにピーク電圧保持回路には、過去に入力
された信号の内の最も大きなものが常に保持されるよう
になる。2. Description of the Related Art As is well known, peak value detection circuits are used in the field of various electronic devices. Such a peak value detection circuit constantly monitors the magnitude of the input signal voltage and maintains the highest voltage value among the signals input so far. Its configuration generally includes a voltage comparison section, a peak voltage holding circuit, a holding voltage control circuit, a signal output circuit, and the like. In the peak value detection circuit, an externally input signal is applied to the comparison input terminal of the comparator constituting the voltage comparison section, and a voltage held by the peak voltage holding circuit is applied to the comparison input terminal of the comparator. The magnitude of these two signals is compared. If the signal input from the outside is larger, it is held as a new peak value in the peak hold capacitor of the peak voltage holding circuit. Therefore, as described above, the peak voltage holding circuit always holds the largest signal among the signals input in the past.
【０００３】0003
【発明が解決しようとする課題】上記ピーク電圧保持回
路に保持されているピーク電圧を外部に導出するための
信号出力回路は、外部回路との緩衝用として設けられて
いるもので、上記信号出力回路としてはインピーダンス
変換を行うバッファアンプが用いられる。しかし、上記
バッファアンプにはＤＣオフセットが生じることがある
ので、上記バッファアンプを通してピーク電圧保持回路
に保持しているピーク値を外部に出力すると、プラス側
のオフセットや、マイナス側のオフセットがピーク値検
出回路の出力にそのまま現れてしまう不都合があった。
このため、従来のピーク値検出回路は入力／出力特性が
ばらついてしまい、特に、取り扱う信号レベルが小さい
場合には上記ＤＣオフセットが大きな問題になっていた
。[Problem to be Solved by the Invention] A signal output circuit for deriving the peak voltage held in the peak voltage holding circuit to the outside is provided as a buffer with an external circuit, and the signal output circuit is provided for buffering with an external circuit. A buffer amplifier that performs impedance conversion is used as a circuit. However, since a DC offset may occur in the buffer amplifier, when the peak value held in the peak voltage holding circuit is output to the outside through the buffer amplifier, the positive offset or negative offset will be the peak value. There was a problem in that the signal appeared as it was in the output of the detection circuit. For this reason, the input/output characteristics of conventional peak value detection circuits vary, and the DC offset has become a major problem, especially when the signal level handled is small.
【０００４】本発明の出願人は、上述のＤＣオフセット
による不都合を解決するために、出力段に設けられる信
号出力回路にＤＣオフセットが生じてもそれが外部出力
信号に現れないようにすることができるピーク値検出回
路を、特願平２−２１４５９２号にて提案した。上記ピ
ーク値検出回路は、図５のブロック図に示すように電圧
比較部２０、充電制御部２１、出力バッファ２２、ホー
ルド用コンデンサ２３、放電手段２４等によって構成さ
れている。In order to solve the above-mentioned inconvenience caused by the DC offset, the applicant of the present invention has proposed a method to prevent the DC offset from appearing in the external output signal even if it occurs in the signal output circuit provided in the output stage. A peak value detection circuit that can be used has been proposed in Japanese Patent Application No. 2-214592. As shown in the block diagram of FIG. 5, the peak value detection circuit includes a voltage comparison section 20, a charging control section 21, an output buffer 22, a holding capacitor 23, a discharging means 24, and the like.
【０００５】一般に、図５における充電制御部２１とし
ては、図６の回路図に示すようにエミッタフォロワが用
いられるが、上記エミッタフォロワを用いると次のよう
な不都合があった。すなわち、入力電位がホールド用コ
ンデンサ２３のホット側の電位より低いときはホールド
モードとなるが、このときトランジスタＰ１ はオフ状
態となるため、トランジスタＱ１ のベース電位はエミ
ッタ電位より低くなる。トランジスタＱ１ のエミッタ
電位は入力信号のピーク値に対応し、また、定電流源Ｉ
１ の回路形式にもよるが、トランジスタＱ１のベース
電位はＧＮＤからある値だけ高い電位となる。例えば、
定電流源Ｉ１ が、図７の回路図に示されるようにトラ
ンジスタＱ５と電源Ｖ１とで構成されている場合は、ト
ランジスタＱ１のベース電位は，Ｖ１−１・ＶＢＥ＋Ｖ
ＣＥ（ｓａｔ）となる。Generally, as the charging control section 21 in FIG. 5, an emitter follower is used as shown in the circuit diagram of FIG. 6, but the use of the emitter follower has the following disadvantages. That is, when the input potential is lower than the hot side potential of the hold capacitor 23, the hold mode is entered, but at this time, the transistor P1 is turned off, so the base potential of the transistor Q1 becomes lower than the emitter potential. The emitter potential of transistor Q1 corresponds to the peak value of the input signal, and the emitter potential of transistor Q1 corresponds to the peak value of the input signal.
Although it depends on the circuit type of the transistor Q1, the base potential of the transistor Q1 becomes a potential higher than GND by a certain value. for example,
When the constant current source I1 is composed of a transistor Q5 and a power supply V1 as shown in the circuit diagram of FIG. 7, the base potential of the transistor Q1 is V1-1·VBE+V
CE (sat).
【０００６】トランジスタＱ１のベースおよびエミッタ
の電位を図８に示す。入力信号の正ピーク値が、ホール
ドしている電圧すなわちトランジスタＱ１エミッタ電位
より低い場合、トランジスタＱ１のベース電位はエミッ
タ電位より低くなる。したがって、動作条件によっては
ＶＢＥ逆電圧が、トランジスタＱ１のベース・エミッタ
間の耐圧を越え、この現象により次の問題を生じる。す
なわち、 （１）ホールドモードでは、ホールドコンデ
ンサと抵抗とによりリカバリ時定数が所定の値になるよ
うに設定しているが、上記ホールドコンデンサ２３の電
荷がトランジスタＱ１のエミッタからベースに抜け、こ
れが定電流源Ｉ１ を通して放電されてしまうため、リ
カバリが速くなり時定数を正しく設定できない。問題が
あった。FIG. 8 shows the base and emitter potentials of transistor Q1. When the positive peak value of the input signal is lower than the held voltage, that is, the emitter potential of transistor Q1, the base potential of transistor Q1 becomes lower than the emitter potential. Therefore, depending on the operating conditions, the VBE reverse voltage exceeds the withstand voltage between the base and emitter of transistor Q1, and this phenomenon causes the following problem. That is, (1) In the hold mode, the recovery time constant is set to a predetermined value by the hold capacitor and the resistor, but the charge in the hold capacitor 23 flows out from the emitter of the transistor Q1 to the base, and this Since the current is discharged through the current source I1, recovery becomes faster and the time constant cannot be set correctly. There was a problem.
【０００７】また、 （２）トランジスタＱ１のベース
・エミッタ間の逆耐圧を越えるため、トランジスタＱ１
が劣化する。これらの問題を避けるための対策としては
、次の対策が考えられる。すなわち、
（ａ）定電流源Ｉ１ を削除する。
（ｂ）トランジスタＱ１のＶＢＥが逆耐圧を越えないよ
うに動作条件を設定する。などである。
しかし、 （ａ）の場合は、初段部分のリークによる誤
差を生じる不都合がある。また （ｂ）の場合は、入力
信号振幅や入力信号の基準電位を必然的に下げることと
なり、ピークディテクタ回路としてのダイナミックレン
ジが狭くなる不都合が生じる。また、ダイナミックレン
ジが狭くなるため、入力信号に対して、相対的にΔＶＢ
Ｅ等による誤差成分の比率が大きくなり、精度が悪化す
る。本発明は上述の問題点に鑑み、充電制御部の出力段
に設けられているエミッタフォロアを構成するトランジ
スタのベース電圧がホールドモード時に下がり過ぎない
ようにすることを目的とする。(2) In order to exceed the reverse breakdown voltage between the base and emitter of transistor Q1,
deteriorates. The following measures can be considered to avoid these problems. That is, (a) constant current source I1 is deleted. (b) Set operating conditions so that VBE of transistor Q1 does not exceed the reverse breakdown voltage. etc. However, in case (a), there is a disadvantage that an error occurs due to leakage in the first stage. In the case of (b), the amplitude of the input signal and the reference potential of the input signal are inevitably lowered, resulting in the disadvantage that the dynamic range of the peak detector circuit is narrowed. Also, since the dynamic range becomes narrower, ΔVB is relatively lower than the input signal.
The ratio of error components due to E, etc. increases, and accuracy deteriorates. SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to prevent the base voltage of a transistor forming an emitter follower provided in an output stage of a charging control section from dropping too much during a hold mode.
【０００８】[0008]
【課題を解決するための手段】本発明のピーク値検出回
路は、入力信号電圧のピーク値を保持するピーク電圧保
持回路と、上記ピーク電圧保持回路で保持しているピー
ク電圧と外部から入力される信号電圧とを比較する電圧
比較部と、上記電圧比較部から導出される比較出力に基
づいて上記ピーク電圧保持回路の動作を制御するために
設けられていて、その出力段がエミッタフォロワ回路に
より構成されている充電制御回路と、上記入力信号電圧
の大きさが上記ピーク電圧保持回路で保持しているピー
ク電圧よりも小さいときに、上記充電制御回路の出力段
に設けられているエミッタフォロワ回路のベース電圧を
クランプするクランプ手段とを具備している。[Means for Solving the Problems] The peak value detection circuit of the present invention includes a peak voltage holding circuit that holds the peak value of an input signal voltage, and a peak voltage held by the peak voltage holding circuit that is input from the outside. A voltage comparator section for comparing the signal voltage with a signal voltage, and a voltage comparator section for controlling the operation of the peak voltage holding circuit based on the comparison output derived from the voltage comparator section; and an emitter follower circuit provided at the output stage of the charging control circuit when the magnitude of the input signal voltage is smaller than the peak voltage held by the peak voltage holding circuit. and clamping means for clamping the base voltage of.
【０００９】[0009]
【作用】ピーク電圧保持回路で保持しているピーク電圧
よりも入力信号電圧の方が大きくなり、動作モードがホ
ールドモードになった場合には、充電制御回路の出力段
に設けられているエミッタフォロワ回路のトランジスタ
のベース電圧をクランプする。これにより、ホールドモ
ード時に上記エミッタフォロワ回路のトランジスタのベ
ース電位が下がり過ぎることが防止される。[Operation] When the input signal voltage becomes higher than the peak voltage held by the peak voltage holding circuit and the operation mode becomes hold mode, the emitter follower provided at the output stage of the charge control circuit Clamp the base voltage of the transistor in the circuit. This prevents the base potential of the transistor of the emitter follower circuit from dropping too much during the hold mode.
【００１０】0010
【実施例】図１は、本発明の一実施例を示すピーク値検
出回路の構成図、図２は図１の回路の具体的な構成を示
す回路図である。図１および図２に示すように、本実施
例のピーク値検出回路は電圧比較部１、充電制御部２、
出力バッファ３、ホールド用コンデンサ４、放電手段５
、電圧クランプ手段６等によって構成されている。すな
わち、図５に示したピーク値検出回路に電圧クランプ手
段６を設けたものである。電圧クランプ手段６は、図２
において示したようにトランジスタＱ２のコレクタを電
源Ｖｃｃに接続するとともに、エミッタをトランジスタ
Ｑ１のベースに接続し、かつそのベースに出力バッファ
３の出力電圧を与えることにより構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a peak value detection circuit showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a specific structure of the circuit shown in FIG. As shown in FIGS. 1 and 2, the peak value detection circuit of this embodiment includes a voltage comparison section 1, a charging control section 2,
Output buffer 3, hold capacitor 4, discharge means 5
, voltage clamp means 6, and the like. That is, the voltage clamping means 6 is provided in the peak value detection circuit shown in FIG. The voltage clamping means 6 is shown in FIG.
As shown in FIG. 2, the collector of the transistor Q2 is connected to the power supply Vcc, the emitter is connected to the base of the transistor Q1, and the output voltage of the output buffer 3 is applied to the base.
【００１１】このように構成された本実施例のピーク値
検出回路は、入力信号のピーク値が出力電位より高いと
きは、トランジスタＰ１，Ｑ１がオンするとともに、ト
ランジスタＱ２がオフし、このときは従来例と同じ動作
を行う。一方、入力信号のピーク値が出力電位より低い
ときは、ホールドモードとなり、トランジスタＰ１，Ｑ
１がオフするとともに、Ｑ２がオンする。このとき、ト
ランジスタＱ１のベース・エミッタ間電圧は、トランジ
スタＱ２のベース・エミッタ間電圧の極性を逆にした値
と等しくなり、この値に固定される。したがって、トラ
ンジスタＱ１のベース・エミッタ間において電圧値が逆
転して降伏を生じる不都合を完全に防止することができ
、従来例の問題点は完全に解決することができる。In the peak value detection circuit of this embodiment configured as described above, when the peak value of the input signal is higher than the output potential, transistors P1 and Q1 are turned on and transistor Q2 is turned off. The same operation as the conventional example is performed. On the other hand, when the peak value of the input signal is lower than the output potential, it becomes a hold mode, and transistors P1 and Q
1 turns off and Q2 turns on. At this time, the base-emitter voltage of the transistor Q1 becomes equal to the value obtained by reversing the polarity of the base-emitter voltage of the transistor Q2, and is fixed at this value. Therefore, it is possible to completely prevent the inconvenience of breakdown occurring due to voltage inversion between the base and emitter of the transistor Q1, and the problems of the prior art can be completely solved.
【００１２】次に、図３に従って本発明の他の実施例を
説明する。図３から明らかなように、本実施例の場合は
トランジスタＱ２，抵抗器Ｒ１，Ｒ２により電圧クラン
プ手段６が構成されている。この場合、トランジスタＱ
２のベース電位は、（基準電位＋２・ＶＢＥ）より低い
電位に設定する。図３のピーク値検出回路において、入
力信号のピーク値が出力電位より高いときはトランジス
タＰ１，Ｑ１がオンする。このため、トランジスタＱ１
のベース電位は、（基準電位＋１・ＶＢＥ）よりも高
くなるので、トランジスタＱ２はオフする。このときの
動作は従来例と同じである。Next, another embodiment of the present invention will be described with reference to FIG. As is clear from FIG. 3, in the case of this embodiment, the voltage clamping means 6 is constituted by the transistor Q2 and the resistors R1 and R2. In this case, transistor Q
The base potential of No. 2 is set to a potential lower than (reference potential + 2·VBE). In the peak value detection circuit of FIG. 3, when the peak value of the input signal is higher than the output potential, transistors P1 and Q1 are turned on. Therefore, transistor Q1
Since the base potential of is higher than (reference potential +1·VBE), transistor Q2 is turned off. The operation at this time is the same as the conventional example.
【００１３】一方、入力信号のピーク値が出力電位より
低いときは、トランジスタＰ１，Ｑ１がオフし、Ｑ２が
オンする。このとき、トランジスタＱ１のベース電位は
（Ｑ２のベース電位−１・ＶＢＥ）となる。図３の実施
例では、入力信号の振幅が大きい場合には、トランジス
タＱ２のベース・エミッタ間の逆電圧が耐圧を越える場
合もあるが、従来例と異なりトランジスタＱ１のベース
電位がクランプされるため、設計上の自由度は従来例よ
りはるかに高くなる。なお、図３におけるＲ１，Ｒ２，
Ｑ２の回路部分は、図４の（ａ） に示すようにダイオ
ード１０を用いて構成してもよい。また、図４の（ｂ）
に示すようにツェナダイオード１１を用いたり、図４
の（ｃ） に示すようにダイオード１０や定電流源１２
を用いたりして構成してもよく、上記クランプ回路の構
成方法は任意に構成すればよい。On the other hand, when the peak value of the input signal is lower than the output potential, transistors P1 and Q1 are turned off and Q2 is turned on. At this time, the base potential of the transistor Q1 becomes (base potential of Q2 -1·VBE). In the embodiment shown in FIG. 3, when the amplitude of the input signal is large, the reverse voltage between the base and emitter of transistor Q2 may exceed the withstand voltage, but unlike the conventional example, the base potential of transistor Q1 is clamped. , the degree of freedom in design is much higher than in the conventional example. In addition, R1, R2, in FIG.
The circuit portion of Q2 may be constructed using a diode 10 as shown in FIG. 4(a). Also, (b) in Figure 4
A Zener diode 11 may be used as shown in FIG.
As shown in (c), the diode 10 and constant current source 12
The clamp circuit may be configured using any method.
【００１４】また、上記実施例においては、出力バッフ
ァ３の出力側から電圧比較部１へ負帰還を行う形式のピ
ーク値検出回路に関して説明したが、出力バッファの入
力側（Ｑ１のエミッタ）から電圧比較部へ負帰還を行う
形式のピーク値検出回路においても全く同様に考えるこ
とができ、本発明を適用することができる。In the above embodiment, the peak value detection circuit of the type that provides negative feedback from the output side of the output buffer 3 to the voltage comparator 1 has been described. The same concept can be applied to a peak value detection circuit that provides negative feedback to the comparison section, and the present invention can be applied thereto.
【００１５】[0015]
【発明の効果】本発明は上述したように、電圧クランプ
手段を設け、ピーク電圧保持回路で保持しているピーク
電圧よりも入力信号電圧の方が大きくなり、動作モード
がホールドモードになった場合には、充電制御回路の出
力段に設けられているエミッタフォロワ回路のトランジ
スタのベース電圧を上記電圧クランプ手段の作用により
クランプするようにしたので、ホールドモード時に上記
エミッタフォロワ回路のトランジスタのベース電位が下
がり過ぎるのを防止することができる。したがって、充
電制御部のエミッタフォロワトランジスタのベース−エ
ミッタ間の降伏を生じないようにすることができるので
、リカバリ定数を正しく設定することができるとともに
、エミッタフォロワトランジスタのベース−エミッタ間
降伏による劣化を生じないようにすることができる。[Effects of the Invention] As described above, the present invention is provided with a voltage clamping means, and when the input signal voltage becomes larger than the peak voltage held by the peak voltage holding circuit and the operation mode becomes the hold mode. In this case, the base voltage of the transistor of the emitter follower circuit provided in the output stage of the charge control circuit is clamped by the action of the voltage clamping means, so that the base voltage of the transistor of the emitter follower circuit is fixed in the hold mode. This can prevent it from falling too low. Therefore, it is possible to prevent breakdown between the base and emitter of the emitter follower transistor in the charge control section, so the recovery constant can be set correctly, and deterioration due to breakdown between the base and emitter of the emitter follower transistor can be prevented. This can be prevented from occurring.
【００１６】また、クランプ電圧を、ピークディテクタ
の出力電圧とは無関係な一定電圧に設定した場合には、
入力信号の振幅が大きいときは充電制御部のエミッタフ
ォロワトランジスタのベース・エミッタ間降伏を生じる
ので、入力信号の振幅は制限されるが、従来例に比較し
て電圧ホールド時のエミッタフォロワトランジスタのベ
ース電位の低下がはるかに小さいため、電源電圧、信号
振幅等の設計自由度をはるかに高くすることができる。
このため、最大信号振幅を大きく設定することができる
ため、ピークディテクタとしての精度を良好に保つこと
ができる。Furthermore, when the clamp voltage is set to a constant voltage that is unrelated to the output voltage of the peak detector,
When the amplitude of the input signal is large, breakdown occurs between the base and emitter of the emitter follower transistor in the charge control section, so the amplitude of the input signal is limited, but compared to the conventional example, the base of the emitter follower transistor during voltage hold is Since the drop in potential is much smaller, the degree of freedom in designing the power supply voltage, signal amplitude, etc. can be much higher. Therefore, since the maximum signal amplitude can be set large, it is possible to maintain good accuracy as a peak detector.
【図１】本発明の一実施例を示すピーク値検出回路の構
成図である。FIG. 1 is a configuration diagram of a peak value detection circuit showing one embodiment of the present invention.
【図２】ピーク値検出回路の具体例を示す回路図である
。FIG. 2 is a circuit diagram showing a specific example of a peak value detection circuit.
【図３】図１と異なる例を示すピーク値検出回路の回路
図である。FIG. 3 is a circuit diagram of a peak value detection circuit showing an example different from FIG. 1;
【図４】電圧クランプ手段の変形例を示す回路図である
。FIG. 4 is a circuit diagram showing a modification of the voltage clamping means.
【図５】従来のピーク値検出回路の一例を示す構成図で
ある。FIG. 5 is a configuration diagram showing an example of a conventional peak value detection circuit.
【図６】図５のピーク値検出回路の具体的な回路構成を
示す回路図である。FIG. 6 is a circuit diagram showing a specific circuit configuration of the peak value detection circuit of FIG. 5;
【図７】定電流源の一例を示す回路図である。FIG. 7 is a circuit diagram showing an example of a constant current source.
【図８】各部の電位を説明する図である。FIG. 8 is a diagram illustrating the potential of each part.
１ 電圧比較部 ２ 充電制御部 ３ 出力バッファ ４ ホールド用コンデンサ ５ 放電手段 ６ 電圧クランプ手段 1 Voltage comparison section 2 Charging control section 3 Output buffer 4 Hold capacitor 5 Discharge means 6 Voltage clamp means
Claims (1)
ーク電圧保持回路と、上記ピーク電圧保持回路で保持し
ているピーク電圧と外部から入力される信号電圧とを比
較する電圧比較部と、上記電圧比較部から導出される比
較出力に基づいて上記ピーク電圧保持回路の動作を制御
するために設けられていて、その出力段がエミッタフォ
ロワ回路により構成されている充電制御回路と、上記入
力信号電圧の大きさが上記ピーク電圧保持回路で保持し
ているピーク電圧よりも小さいときに、上記充電制御回
路の出力段に設けられているエミッタフォロワ回路のベ
ース電圧をクランプするクランプ手段とを具備すること
を特徴とするピーク値検出回路。1. A peak voltage holding circuit that holds a peak value of an input signal voltage, a voltage comparison section that compares the peak voltage held by the peak voltage holding circuit with a signal voltage input from the outside, and the above-mentioned a charging control circuit provided for controlling the operation of the peak voltage holding circuit based on the comparison output derived from the voltage comparison section, the output stage of which is constituted by an emitter follower circuit, and the input signal voltage clamping means for clamping the base voltage of an emitter follower circuit provided at the output stage of the charge control circuit when the magnitude of the peak voltage is smaller than the peak voltage held by the peak voltage holding circuit. A peak value detection circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01296491A JP3245872B2 (en) | 1991-01-09 | 1991-01-09 | Peak value detection circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01296491A JP3245872B2 (en) | 1991-01-09 | 1991-01-09 | Peak value detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04235410A true JPH04235410A (en) | 1992-08-24 |
| JP3245872B2 JP3245872B2 (en) | 2002-01-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028215A (en) * | 2008-07-15 | 2010-02-04 | Toyota Central R&D Labs Inc | Hold circuit |
-
1991
- 1991-01-09 JP JP01296491A patent/JP3245872B2/en not_active Expired - Fee Related
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| JP2010028215A (en) * | 2008-07-15 | 2010-02-04 | Toyota Central R&D Labs Inc | Hold circuit |
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| JP3245872B2 (en) | 2002-01-15 |
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