JPH04226070A - 半導体メモリ・デバイス - Google Patents

半導体メモリ・デバイス

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JPH04226070A
JPH04226070A JP3042189A JP4218991A JPH04226070A JP H04226070 A JPH04226070 A JP H04226070A JP 3042189 A JP3042189 A JP 3042189A JP 4218991 A JP4218991 A JP 4218991A JP H04226070 A JPH04226070 A JP H04226070A
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semiconductor memory
memory device
layer
bit lines
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サン・エイチ・ドン
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミック・ランダム
・アクセス・メモリに関し、詳細にいえば電気的に折返
しビット・ライン構造として挙動するオープン・クロス
・ポイント・メモリ・セル・レイアウトを有するメモリ
に関する。
【０００２】
【従来の技術】初期のダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）はオープン・ビット・ライン方
式を使用して、図１に示すようなクロス・ポイント・メ
モリ・セル・アレイを提供していた。従来のオープン・
ビット・ライン方式１は、センス増幅器２と、センス増
幅器２の一方の側のビット・ライン６とワード・ライン
８の交点に形成された真クロス・ポイント・メモリ・セ
ル４と、センス増幅器２の反対側のビット・ライン６’
とワード・ライン８’の交点に形成された補クロス・ポ
イント・メモリ・セル４’とを含んでいる。オープン・
ビット・ライン方式は高記憶密度のメモリ・セルをもた
らし、かつ利用可能なセル・マトリックス・スペースを
最適化するクロス・ポイント・レイアウトのセル構造を
可能とする。オープン・ビット・ライン方式ではいくつ
かの難点が認識されており、これにはノイズ耐性を下げ
る差動モード・ノイズの存在、及びセンス増幅器のレイ
アウトを困難とする小さなセンス増幅器のピッチが含ま
れる。さらに、ＤＲＡＭチップの境界に配列されるカラ
ム・デコーダが配置しにくくなる。また、真ビット・ラ
イン及びこれらの補ビット・ラインが、基板上の離れた
位置に配置されているので、ビット・ラインのスウィン
グ・ノイズが高くなる。さらにまた、デバイスのアルフ
ァ粒子感度が差動モード・ノイズのために高くなり、こ
れによって信号反転エラーの発生確率が増加する。
【０００３】図２に示す折返しビット・ライン方式が、
デバイスのノイズ耐性を改善し、同時にセンス増幅器及
びデコーダに大きなレイアウト・ピッチをもたらすため
に採用された。図２に示すように、従来の折返しビット
・ライン方式は、複数のセンス増幅器３を含んでおり、
センス増幅器３の各々はその片側から延びている真及び
補ビット・ライン５及び５’の対応する対を有している
。メモリ・セルはビット・ライン５とワード・ライン７
、及びビット・ライン５’とワード・ライン７’の交点
に形成される。折返しビット・ライン方式はコモン・モ
ード・ノイズの良好なノイズ除去によって生じる高いノ
イズ耐性、及びセンス増幅器の実現を容易とする緩やか
なセンス増幅器ピッチをもたらす。さらに、カラム・デ
コーダをセル・マトリックスの境界に沿って容易に配置
することができる。さらに、真ビット・ラインとこれら
の補ビット・ラインは、基板上に近接して配置され、こ
れによって基板ノイズのコモン・モード・ノイズが打ち
消される。しかしながら、折返しビット・ライン方式は
オープン・ビット・ライン方式よりも低い記憶密度のメ
モリ・セルをもたらし、またクロス・ポイント・レイア
ウトのセル構造を利用することができず、セル・マトリ
ックス・スペースの使用効率が悪くなる。
【０００４】オープン・ビット・ライン方式及び折返し
ビット・ライン方式の両方を利用してＤＲＡＭを提供す
る、従来技術における１つの試みは、シャー他の「トレ
ンチ・トランジスタ・セルを有する４ＭビットＤＲＡＭ
（Ａ　　４−Ｍｂｉｔ　　ＤＲＡＭ　　ｗｉｔｈ　　Ｔ
ｒｅｎｃｈ−Ｔｒａｎｓｉｓｔｏｒ　　Ｃｅｌｌ）」、
ＩＥＥＥジャーナル・オブ・ソリッド・ステ−ト回路、
２１（５）１９８６年で説明されている。シャー他はセ
グメント化されたビット・ライン手法を使用したダブル
・エンディッド折返しビット・ライン方式を開示してい
る。セグメントはセグメント選択トランジスタによって
、第２の金属グローバル・ビット・ラインに接続される
。コンデンサの不釣合が存在しており、また、どのセグ
メントが読み取られているかに応じて多数のセグメント
選択トランジスタをオン、オフするための複雑な手法が
開示されている。
【０００５】同様に興味深いのは、ＩＢＭテクニカル・
ディスクロージャ・ブルテンＶｏｌ．３０、Ｎｏ．１１
、１９８８年４月、２４６ページの記事であって、これ
はその記事の図２に、クロス・ポイント構造に配置され
ているが、センス増幅器及びカラム・デコーダへの折返
しビット・ライン・タイプの接続をもたらすダブル・ト
ラバース疑似折返しビット・ライン方式を開示している
。基板表面積の使用を最小限とするために、この構成を
実施する手段は開示されていない。
【０００６】
【発明が解決しようとする課題】クロス・ポイント・メ
モリ・セル・オープン・ビット・ライン方式と折返しビ
ット・ライン方式の両方の利点を利用し、実現が容易で
あり、かつ将来の先進的なマルチメガビットのＤＲＡＭ
に簡単に適合するＤＲＡＭを提供することが望まれる。 本発明はこのような要望に応えることができる半導体メ
モリを提供するものである。
【０００７】
【課題を解決するための手段】本発明は真及び補ビット
・ライン対を２層の金属被膜によって垂直にスタックす
る３次元手法を利用した半導体メモリに関するものであ
る。本発明の半導体メモリは、電気的には折返しビット
・ライン・アレイとして挙動する高密度クロス・ポイン
ト・メモリ・セル・アレイ・レイアウトによって実現さ
れる。本発明のビット・ライン構造は、真／補ビット・
ライン対の垂直スタックを転置する手段を含んでいる。 メモリ・セル・アレイは行と列のマトリックスに配置さ
れ、複数のワード・ラインが列に延び、複数のビット・
ライン対が行に延びている。各ビット・ライン対は構造
の全幅にわたって延び、各対の真及び補ビット・ライン
の一方が各列のメモリ・セルに接続されるようになって
いる。ビット・ライン構造において、隣接するビット・
ライン対は第１及び第２のビット・ライン対のサブアレ
イを形成し、転置手段は各サブアレイのビット・ライン
対の行を転置する手段を含んでいる。この構造はさらに
、この構造の境界に配列された複数個のセンス増幅器を
含んでおり、各対の真及び補ビット・ライン対は増幅器
の対応する１つに接続されている。
【０００８】転置手段は第１及び第２層に加えて、第３
層の金属被膜を利用して実現される。転置手段は、第３
層の上に第１層を相互接続し、第１層の上に第２層を相
互接続するための手段を含んでいる。相互接続は、互い
に絶縁されている金属層に対して接点を形成することに
よって行なわれる。第１層の金属被膜をメモリ・セルに
接続するための接点ももたらされる。
【０００９】本発明のスタック式ビット・ライン方式は
、周知の密度の高いオープン・ビット・ライン手法を使
用してノイズ耐性の高い折返しビット・ライン構造をも
たらす。構造の全幅にわたって延びている垂直に重なっ
た金属線によってビット・ライン対を形成することによ
って、キャパシタンスの不一致が排除される。さらに、
転置手段に３層の金属被膜を使用することによって、セ
ル・マトリックスの残余部分全体にわたって特別なペナ
ルティなしに反復形成できる、最適で、コンパクトな設
計がもたらされる。この構造はｎ個の転置手段を含むこ
とができる（ただし、ｎは奇数である）。付加的な転置
手段を使用することによって、ノイズがさらに下がるが
、使用可能なマトリックス・スペースの減少は比較的少
ないものにすぎない。設計の反復可能性及び固有のレイ
アウト特性によって、本発明の方式は将来のマルチメガ
ビットのＤＲＡＭにも容易に適合できる。
【００１０】
【実施例】図３には、本発明の半導体メモリ・デバイス
のビット・ライン構造の概略平面図が示されている。ア
レイ１０は行及び列に直交配置され、マトリックスを形
成する複数のワード・ライン１２とビット・ライン１４
で形成されている。マトリックスはｘ×ｙのマトリック
スで、ｘの行とｙの列がある。図３は１〜８．．．ｘの
番号で示された行と、１、２．．．ｉ、ｉ＋１．．．ｙ
−１、ｙの番号で示された列を有するマトリックスの一
部を示している。ワード・ライン１６は基準として使用
されるダミー・ワード・ラインである。ワード・ライン
１２とビット・ライン１４の各交点には、半導体基板に
形成された半導体メモリ・セル１８または１８’が配置
されている。アレイ１０の両側の境界部分には、複数の
センス増幅器２０がある。
【００１１】ビット・ライン１４の各々は第１層及び第
２層の金属被膜として垂直にすなわち上下にスタックさ
れたビット・ライン対からなっている。ビット・ライン
対の各々は、対応するセンス増幅器に接続された真ビッ
ト・ライン及び対応する補ビット・ラインからなってい
る。真ビット・ラインはＢＬ１、ＢＬ２、ＢＬ３．．．
ＢＬ８で示され、補ビット・ラインは、ＢＬＮ１、ＢＬ
Ｎ２、ＢＬＮ３．．．ＢＬＮ８で示され、さらに、セン
ス増幅器はＳＡ１、ＳＡ２、ＳＡ３．．．ＳＡ８で示さ
れている。また、細い実線は金属被膜の第１層を表し、
２重線のストリップは金属被膜の第１層の上に配置され
る金属被膜の第２層を表す。したがって、図３に示すよ
うに、センス増幅器ＳＡ１は金属被膜の第１層に形成さ
れたビット・ラインＢＬ１に接続された入力と、金属被
膜の第２層に形成されたビット・ラインＢＬＮ１に接続
された入力を有している。同様に、センス増幅器ＳＡ２
は金属被膜の第１層に形成されたビット・ラインＢＬ２
に接続された入力と、金属被膜の第２層に形成されたビ
ット・ラインＢＬＮ２に接続された入力を有している。
【００１２】さらにまた、本発明のアレイ１０はビット
・ライン対１４の各々の真及び補ビット・ラインの垂直
スタックを転置する手段２２、すなわち、真及び補ビッ
ト・ラインの上下位置を入れ換えるように転換する手段
２２を有する。図３に示した構造は、この構造を部分２
４及び２６に分割する転置手段２２の単一の列を表して
いる。部分２４において、ビット・ラインＢＬ１は金属
被膜の第１層内を延びており、ビット・ラインＢＬＮ１
は金属被膜の第２層内を延びている。転置手段２２はビ
ット・ライン対の上下位置を反転するので、部分２６に
おいて、ビット・ラインＢＬ１は金属被膜の第２層内を
延び、ビット・ラインＢＬＮ１は金属被膜の第１層内を
延びている。同様に、部分２６において、ビット・ライ
ンＢＬ２は金属被膜の第１層内を延び、ビット・ライン
ＢＬＮ２は金属被膜の第２層内を延び、転置手段２２は
ビット・ライン対を転置するので、部分２４において、
ビット・ラインＢＬ２は金属被膜の第２層内を延び、ビ
ット・ラインＢＬＮ２は金属被膜の第１層内を延びてい
る。
【００１３】また、ビット・ライン対１４の垂直スタッ
クを転置するだけでなく、転置手段２２はビット・ライ
ン対の行を隣接するビット・ライン対の行と転置する。 隣接するビット・ライン対は第１及び第２のビット・ラ
イン対のサブアレイを形成する。図３に示すように、第
１サブアレイ２１は行１及び２のビット・ライン対によ
って形成され、第２サブアレイ２３は行３及び４のビッ
ト・ライン対によって形成され、サブアレイ２５及び２
７も同様にして形成される。サブアレイ２１内において
、ビット・ラインＢＬ１及びＢＬＮ１によって形成され
るビット・ライン対は部分２４では行２内を延びており
、ビット・ラインＢＬ２及びＢＬＮ２によって形成され
るビット・ライン対は部分２４では行１内を延びている
。転置手段２２はビット・ライン対の行を入れ換えるよ
うに転置するので、ビット・ラインＢＬ１及びＢＬＮ１
によって形成されるビット・ライン対は部分２６では行
１内を延びており、ビット・ラインＢＬ２及びＢＬＮ２
によって形成されるビット・ライン対は部分２６では行
２内を延びている。転置手段２２はビット・ラインの垂
直方向のスタックを転置し、かつ各サブアレイのビット
・ライン対の行を平面方向で転置する。
【００１４】さらに、ビット・ラインＢＬ１は部分２４
の行２内の真メモリ・セル１８に接続され、ビット・ラ
インＢＬＮ１は部分２６の行１内の補メモリ・セル１８
’に接続されている。同様に、ビット・ラインＢＬ２は
部分２６の行２内の真メモリ・セル１８に接続され、ビ
ット・ラインＢＬＮ２は部分２４の行１内の補メモリ・
セル１８’に接続されている。
【００１５】また、ビット・ライン対のサブアレイを垂
直方向及び平面方向の両方向でｎ回転置することもでき
る（ただし、ｎは奇数の整数である）。図４には、ビッ
ト・ライン対のサブアレイが３回転置されるデバイス１
０が示されている。部分２４及び２６を形成する転置手
段２２の列の他に、転置手段２８の第２の列と、他の部
分３２及び３４を形成する転置手段３０の第３の列があ
る。付加的な転置手段を使用することにより、ノイズが
さらに減少するが、使用可能なマトリックス・スペース
の減少は比較的小さい。
【００１６】本発明のスタック式ビット・ライン方式は
、折返しビット・ライン方式及びオープン・ビット・ラ
イン方式両方の利点をもたらす。スタック式ビット・ラ
イン方式は高いノイズ耐性を持ちながら高いセル密度を
もたらす。この設計はビット・ラインの対からなる反復
可能な構造を与え、高密度チップでの実施が容易である
。
【００１７】ＤＲＡＭの密度が今後も高くなっていくの
で（１６Ｍｂｉｔから６４Ｍｂｉｔに、さらにそれ以上
に）、オープン・ビット・ライン方式の低いノイズ耐性
は受け入れられなくなる。各ビット・ライン対に対し２
層の金属を使用することによって、従来からある、密度
の高いオープン・ビット・ライン手法を使用しながら、
ノイズ耐性の高い折返しビット・ライン構造が達成でき
る。主ビット・ライン層の上を延びる第２層の相互接続
を使用し、次いで、２つの層を１回または任意の奇数回
転置することによって、高い密度特性を有する望ましい
折返しビット・ライン方式を実現できる。真ビット・ラ
イン及びその補ビット・ラインに沿ったキャパシタンス
の不一致は、対称的に実施された配線パターンによって
最小限に保たれる。折返しビット・ライン構造の場合と
同様、すべてのセンス増幅器及びデコーダは両側でセル
・マトリックスと境界を接しており、センス増幅器のピ
ッチの緩和を可能とし、かつビット・ラインのスウィン
グ・ノイズを減少させる。スタック式ビット・ライン方
式の他の利点は、すべての選択された真ビット・ライン
及びその補ビット・ラインを同じ基板領域にそろえるこ
とによって、基板ノイズを抑えられることである。セン
ス増幅器が活動化された後、ビット・ライン及びその補
ビット・ラインの両方における論理レベルには、きわめ
て類似した量の基板ノイズが生じる。隣接したビット・
ラインの間のキャパシタンスが分割され、キャパシタン
ス整合したビット・ラインの対に同等に接続されるので
、この設計はコモン・モード・ノイズを効果的に打ち消
す。
【００１８】図５、図６及び図７には、アレイ１０、詳
細にいえば転置手段２２の詳細が示されている。図示の
転置手段２２は３層の金属被膜、ならびに第１層上の第
２層及び第３層上の第１層を相互接続する適切な接点を
利用した好ましい実施例のものである。手段２２を形成
する３層の金属被膜の各々は、アルミニウム及びタング
ステンなどの金属や、多結晶シリコンのどれかの形態を
取ることができる。図５の好ましい実施例はコンパクト
な構成であって、ビット・ライン間のマトリックス・ス
ペースに損失がない。
【００１９】図５において、金属被膜の第１層は右下り
の斜線で示されており、金属被膜の第２層は左下りの斜
線で示されており、また金属被膜の第３層はランダムな
点の影が付けられている。例えば、第３層は多結晶シリ
コンで形成されており、第１及び第２層はアルミニウム
で形成されている。３つの層は垂直に配列されており、
第３層が下部レベルとなり、第１層は中間レベルとなり
、第２層は上部レベルとなっている。さらに、３種類の
接点が示されているが、正方形内にランダムな点の影が
付けられている正方形のついているものは、第１金属層
とポリシリコン層の間の接点を表し、正方形内にＸがつ
いているものは第１金属層とメモリ・セル１４の一部を
形成する拡散層の間の接点を表し、正方形の中に正方形
のあるものは第２金属層と第１金属層の間の接点を表し
ている。
【００２０】図５は図３のサブアレイ２１の上面図であ
る。行２、部分２４において、ビット・ラインＢＬ１が
第１金属層に形成され、接点２９によって真メモリ・セ
ル１８の各々に接続されている。ＢＬ１は行２において
手段２２中へ延びており、線３１によって行１の接点３
６に向かって曲げられている。接点３６は中間レベルの
第１金属層を、上部レベルの第２金属層に接続する。ビ
ット・ラインＢＬ１は手段２２の残余部分を横切り、ま
たメモリ・セル１８’及びビット・ラインＢＬＮ１上の
部分２６を横切って、上部レベル内を延びている。行１
、部分２４において、ビット・ラインＢＬＮ２が第１金
属層に形成され、接点２９によってメモリ・セル１８’
の各々に接続されている。ビット・ラインＢＬＮ２は手
段２２内を、接点３８に向かって延びており、該接点は
第１金属層とポリシリコン層を相互に接続している。ビ
ット・ラインＢＬＮ２はポリシリコン接点線３３によっ
て曲げられ、ビット・ラインＢＬＮ２を行２へ移す。ビ
ット・ラインＢＬＮ２は行２内を接点４０へ向かって延
びており、該接点はポリシリコン層と第１金属層を相互
に接続している。ビット・ラインＢＬＮ２は行２におい
て第１金属層を通って接点４０から行２の接点４２へ向
かって延びており、該接点４２は第１金属層と第２金属
層を相互に接続している。ビット・ラインＢＬＮ２はビ
ット・ラインＢＬ２上の部分２６を横切って、第２金属
層の行２内を延びている。
【００２１】ビット・ラインＢＬ２は行２の部分２６の
第１金属層内に形成され、接点２９によってメモリ・セ
ル１８の各々に接続されている。ビット・ラインＢＬ２
は手段２２中を接点４４に向かって延びており、該接点
は第１金属層とポリシリコン層を相互に接続している。 ビット・ラインＢＬ２はポリシリコン接点層３５によっ
て曲げられ、ＢＬ２を行１へ転移し、かつＢＬ２を接点
４６へ向かって延ばしている。接点４６はポリシリコン
層と第１金属層を相互に接続している。ビット・ライン
ＢＬ２は行１の第１金属層内を接点４８に向かって延び
ており、該接点は第１金属層と第２金属層を相互に接続
している。ビット・ラインＢＬ２はビット・ラインＢＬ
Ｎ２上の第２金属層内の部分２４を横切って延びている
。ビット・ラインＢＬＮ１は第１金属層の部分２６に形
成されており、接点２９によってメモリ・セル１８’に
接続されている。ビット・ラインＢＬＮ１は行１の手段
２２に向かって延びており、ライン３７によって曲げら
れて、ＢＬＮ１を接点４９において行２へ転移する。 接点４９は第１金属層を第２金属層へ接続している。ビ
ット・ラインＢＬＮ１は行２の手段２２内を、部分２４
に向かって延びている。ビット・ラインＢＬＮ１はビッ
ト・ラインＢＬ１上の第２金属層の部分２４を横切って
延びている。
【００２２】行１及び２に形成されたビット・ライン対
ＢＬ１／ＢＬＮ１及びＢＬ２／ＢＬＮ２は、サブアレイ
２１を構成している。１実施例において、アレイ１０の
各付加サブアレイの手段２２におけるビット・ラインの
相互接続及び転移は、サブアレイ２１について説明した
ものと同一である。代替実施例においては、交互のサブ
アレイが隣接するサブアレイの鏡像となる相互接続及び
転移を行なうように形成できる。
【００２３】図６は図５の線６−６に沿って取った行２
の断面図である。ビット・ラインＢＬ１は第１金属層内
を延び、部分２４において、接点２９によってメモリ・
セル１８のアクセス・トランジスタに接続されている。 各接点２９はメモリ・セルの対の間に配置されており、
したがって、ビット・ラインを２つのセルに接続してい
る。方向転換した接点線３１の一部が行２に見えており
、これはＢＬ１を行１へ転移する。ビット・ラインＢＬ
Ｎ１は部分２４のビット・ラインＢＬ１上を、接点４９
に向かって手段２２に中へ延びている。接点４９は第２
金属層からのビット・ラインＢＬＮ１を、第１金属層に
相互に接続しているもので、方向転換した線３７の一部
が示されている。接点４２はビット・ラインＢＬＮ２を
第１金属層へ接続しており、ＢＬＮ２は第１層内を接点
４０へ向かって延びている。接点４０はＢＬＮ２を第３
金属層（通常は、ポリシリコン）へ接続し、ＢＬＮ２は
行２の第３層を通って延び、曲がった線３３により行１
へ転移している。図６に示すように、第１、第２及び第
３の金属線は、ビット・ラインが接点によって相互接続
されていない、構造体の領域においてＳｉＯ２などの適
当な材料によって、互いに絶縁されている。
【００２４】メモリ・セル１８及び１８’は米国特許第
４８１６８８４号明細書に記載されているような垂直ト
レンチ・トランジスタ及びコンデンサ・メモリ・セル構
造で形成されているのが好ましい。しかしながら、メモ
リ・セルを周知のプレーナ・アクセス・トランジスタ及
びトレンチ・コンデンサ構造を使用して形成することも
できる。図６はＵ字溝の深い基板プレート記憶コンデン
サ５２の頂部にスタックされたＵ字溝の浅いトレンチ・
アクセス・トランジスタ５０を有する垂直トレンチ・ト
ランジスタ構造の使用を示している。セルは最新のＣＭ
ＯＳテクノロジーと組み合わせた自動整合エピタキシャ
ル成長法を使用して製造される。米国特許第４８１６８
８４号明細書の記載全体を、参照することによって、本
明細書の一部とする。
【００２５】本発明の図７は図５の線７−７に沿って取
ったメモリ・セル部分１２の断面図であり、垂直トレン
チ・トランジスタ５０及びトレンチ・コンデンサ５２を
示している。この構造は説明上ｐ＋型であるシリコン基
板５４を含んでいる。ゲート５６、ソース５８及びドレ
イン６０を備えたｐチャネル・トランスファ・デバイス
が、ｐ型エピタキシャル層６４内のｎウェル領域６２に
作られている。トレンチ・コンデンサが基板５４に配置
され、強くドープされたｐ＋ポリシリコン６６によって
充填されている。トレンチの側壁のＳｉＯ２／Ｓｉ３Ｎ
４／ＳｉＯ２の複合フィルム６８は、コンデンサ記憶絶
縁用に設けられている。ｐ＋にドープされた垂直接続部
７０は、トランスファ・デバイスのソース領域とトレン
チ・コンデンサの記憶電極６６を接続している。拡散層
６０はトランスファ・デバイスのドレインに接続された
ビット・ライン接点領域であって、第１金属層に接続す
る接点を形成している。ＳｉＯ２などの絶縁材料の層７
２が層６２上に付着され、ポリシリコンのワード・ライ
ン７４が形成されている。絶縁材料のもう１つの層７６
がワード・ラインに付着され、導電材料の領域が付着さ
れ、金属被膜の第１層内を延びているビット・ライン７
８を形成している。もう１つの絶縁層７９が層７６に付
着され、金属被膜の第２層内を延びているビット・ライ
ン８０を形成している。ｎウェル６２は部分２４、部分
２２及び部分２６を形成するメモリ・セル領域全体にわ
たって延びているので、すべてのメモリ・セルが単一の
ｎウェルに形成される。
【００２６】本発明のメモリ・デバイス構造を形成する
際に、ステップ１はトレンチ・コンデンサの形成を含ん
でいる。ステップ２において、拡散領域が形成される。 ステップ３において、トランジスタ・トレンチが形成さ
れ、ポリシリコンによって充填され、トランジスタのト
ランスファ・ゲート及びワード・ラインを形成する。さ
らに、手段２２のポリシリコン相互接続線も形成される
。絶縁材料の層がポリシリコンに付着され、第１金属層
が付着されて、第１レベルにビット・ラインを形成する
。ポリシリコンと第１金属層の間の接点孔が手段２２に
開けられ、部分２４及び２６ならびにタングステンなど
の適切な材料を使用して、孔を充填し、ポリシリコンを
第１金属層に接続する。もう１つの絶縁層が付着され、
上部金属ビット・ラインが付着される。
【００２７】転置手段における第３レベルの相互接続は
、セル・マトリックスの他の部分全体にわたって特別な
犠牲を払わずに複製できる最適で、コンパクトな設計を
もたらす。この設計の複製可能性及び固有のレイアウト
特性によって、この方式は今後の技術的な進歩に合わせ
たあらゆる尺度の寸法に、容易に適合できる。接点サイ
ズの最適化及び相互接続ピッチと間隔の削減を行なった
としても、設計の変更は最小限のものとなる。接点及び
境界の重なりに関するグランド・ルールが、デバイス形
成領域の全体的なサイズに対する基本的な制約事項であ
る。必要ではないが、無境界接点はこの設計のすでに高
いものとなっている記憶密度特性を大幅に高め、促進す
るものとなろう。本発明のスタック式ビット・ライン方
式はきわめて複雑なメモリ・チップの今後の世代に対す
る高い記憶密度及び高いノイズ耐性の両方の要望に、き
わめて容易に適合できるものである。
【００２８】
【発明の効果】本発明によれば、クロス・ポイント・メ
モリ・セル・オープン・ビット・ライン方式と折返しビ
ット・ライン方式の両方の利点を利用し、実現が容易で
あり、かつ将来の先進的なマルチメガビットのＤＲＡＭ
に簡単に適合するＤＲＡＭを提供することができる。
【図面の簡単な説明】
【図１】図１は、周知の従来技術のオープン・ビット・
ライン方式の略図である。
【図２】図２は、周知の従来技術の折返しビット・ライ
ン方式の略図である。
【図３】図３は、本発明のスタック式ビット・ライン方
式の略図である。
【図４】図４は、４つのメモリ・セル・アレイを有する
、本発明の別の実施例の略図である。
【図５】図５は、メモリ・セル・アレイの間のビット・
ラインを相互接続するための手段のビット・ライン・レ
イアウト図である。
【図６】図６は、第５図の線６−６に沿った断面図であ
る。
【図７】図７は、第５図の線７−７に沿った断面図であ
る。
【符号の説明】
１　　従来のオープン・ビット・ライン方式２、３　　
センス増幅器 ４、４’　　クロス・ポイント・メモリ・セル５、５’
、６、６’、１４、７８、８０　　ビット・ライン７　
、　７’、８、　８’１２、７４　　ワード・ライン１
０　　アレイ １６　　ダミー・ワード・ライン １８、１８’　　半導体メモリ・セル ２０　　センス増幅器 ２１　　第１サブアレイ ２２　　転置手段 ２３　　第２サブアレイ ２５、２７　　サブアレイ ２８、３０　　転置手段 ２９、３６、３８、４０、４２、４６　　接点３３　　
ポリシリコン接点線 ３５　　ポリシリコン接点層 ５０　　トレンチ・アクセス・トランジスタ５２　　基
板プレート・トレンチ・コンデンサ５４　　シリコン基
板 ５６　　ゲート ５８　　ソース ６０　　ドレイン ６２　　ｎウェル領域 ６４　　ｐ型エピタキシャル層 ６６　　記憶電極 ６８　　複合フィルム ７２　　絶縁材料層 ７９　　絶縁層

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に形成され、行と列に配列され
    てマトリックスを形成するクロス・ポイント・メモリ・
    セルのアレイと、前記マトリックスの列の前記メモリ・
    セルに接続された複数のワード・ラインと、前記マトリ
    ックスの行の前記メモリ・セルに接続された複数のビッ
    ト・ラインであって前記の複数のビット・ラインが真及
    び補のビット・ラインの複数のビット・ライン対からな
    っており、各対の真及び補のビット・ラインが金属被膜
    の第１及び第２の層として垂直にスタックされており、
    各ビット・ライン対の真及び補のビット・ラインの一方
    が前記マトリックスの各列のメモリ・セルに接続されて
    いるビット・ラインと、各ビット・ライン対の真及び補
    のビット・ラインがそれぞれ前記第２及び第１の層に位
    置するように各ビット・ライン対の垂直のスタックを転
    置する手段と、各対の真及び補のビット・ラインに接続
    されたセンス増幅器とを有する、半導体メモリ・デバイ
    ス。
  2. 【請求項２】前記の複数のビット・ライン対が、第１及
    び第２のビット・ライン対を含む少なくとも１つのサブ
    アレイを含んでおり、前記転置手段が前記第１及び第２
    のビット・ライン対の行を転置する、請求項１記載の半
    導体メモリ・デバイス。
  3. 【請求項３】ｎ個の転置手段を含んでいる（ｎは奇数の
    整数である）、請求項２記載の半導体メモリ・デバイス
    。
  4. 【請求項４】前記の複数のセンス増幅器が前記メモリ・
    セル・アレイの両側に配列されている、請求項３記載の
    半導体メモリ・デバイス。
  5. 【請求項５】前記転置手段が金属被膜の第１、第２及び
    第３の層からなっている、請求項１記載の半導体メモリ
    ・デバイス。
  6. 【請求項６】前記転置手段が第３層上に第１層を接続し
    、第１層上に第２層を接続するための手段を含んでいる
    、請求項５記載の半導体メモリ・デバイス。
  7. 【請求項７】金属被膜の第３層が多結晶シリコンで構成
    されている、請求項６記載の半導体メモリ・デバイス。
  8. 【請求項８】金属被膜の第１及び第２層がタングステン
    及びアルミニウムからなる群から選択された金属で構成
    されている、請求項７記載の半導体メモリ・デバイス。
  9. 【請求項９】前記クロス・ポイント・メモリ・セルの各
    々がアクセス・トランジスタ及び記憶コンデンサを含ん
    でおり、これによって集積回路ＤＲＡＭを形成している
    、請求項１記載の半導体メモリ・デバイス。
  10. 【請求項１０】前記記憶コンデンサがトレンチ・コンデ
    ンサであり、前記アクセス・トランジスタが前記記憶コ
    ンデンサ上に垂直に整合したトレンチ・トランジスタで
    ある、請求項９記載の半導体メモリ・デバイス。
  11. 【請求項１１】前記クロス・ポイント・メモリ・セルの
    各々がアクセス・トランジスタ及び記憶コンデンサを含
    んでおり、これによって集積回路ＤＲＡＭを形成してい
    る、請求項３記載の半導体メモリ・デバイス。
  12. 【請求項１２】前記記憶コンデンサがトレンチ・コンデ
    ンサであり、前記アクセス・トランジスタが前記記憶コ
    ンデンサ上に垂直に整合したトレンチ・トランジスタで
    ある、請求項１１記載の半導体メモリ・デバイス。
  13. 【請求項１３】前記クロス・ポイント・メモリ・セルの
    各々がアクセス・トランジスタ及び記憶コンデンサを含
    んでおり、これによって集積回路ＤＲＡＭを形成してい
    る、請求項６記載の半導体メモリ・デバイス。
  14. 【請求項１４】前記記憶コンデンサがトレンチ・コンデ
    ンサであり、前記アクセス・トランジスタが前記記憶コ
    ンデンサ上に垂直に整合したトレンチ・トランジスタで
    ある、請求項１３記載の半導体メモリ・デバイス。
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