JPH04225686A - 撮像装置 - Google Patents
撮像装置Info
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- JPH04225686A JPH04225686A JP2408026A JP40802690A JPH04225686A JP H04225686 A JPH04225686 A JP H04225686A JP 2408026 A JP2408026 A JP 2408026A JP 40802690 A JP40802690 A JP 40802690A JP H04225686 A JPH04225686 A JP H04225686A
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- JP
- Japan
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- pixels
- line
- readout
- gate
- storage gate
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- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 238000009825 accumulation Methods 0.000 claims description 10
- 238000003384 imaging method Methods 0.000 claims description 9
- 238000007599 discharging Methods 0.000 claims description 2
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000003331 infrared imaging Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/41—Extracting pixel data from a plurality of image sensors simultaneously picking up an image, e.g. for increasing the field of view by combining the outputs of a plurality of sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/7795—Circuitry for generating timing or clock signals
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- Signal Processing (AREA)
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- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は撮像装置に関する。詳し
くは、1画素毎に撮像信号電荷を蓄積してその後に信号
読出しを行なう、蓄積形の赤外線撮像素子を用いた赤外
線撮像装置に関する。
くは、1画素毎に撮像信号電荷を蓄積してその後に信号
読出しを行なう、蓄積形の赤外線撮像素子を用いた赤外
線撮像装置に関する。
【0002】近年、赤外線撮像素子は画素数の増加を要
求されており、全体の素子形成領域を変えずに画素数を
多くするには、素子の微細化が行なわれ、かつ、素子ピ
ッチを小にする。これに伴い、1画素の面積は小さくな
り、蓄積形の赤外線撮像素子では1画素毎の蓄積可能電
荷量が減少し、感度、及び撮像可能な赤外光強度範囲(
ダイナミックレンジ)が低下する。そこで、多画素化し
た場合でも感度及びダイナミックレンジを大きくとり得
るための改善が必要である。
求されており、全体の素子形成領域を変えずに画素数を
多くするには、素子の微細化が行なわれ、かつ、素子ピ
ッチを小にする。これに伴い、1画素の面積は小さくな
り、蓄積形の赤外線撮像素子では1画素毎の蓄積可能電
荷量が減少し、感度、及び撮像可能な赤外光強度範囲(
ダイナミックレンジ)が低下する。そこで、多画素化し
た場合でも感度及びダイナミックレンジを大きくとり得
るための改善が必要である。
【0003】
【従来の技術】図5は従来の一例の構成図を示す。実際
には多数の素子を設けられているが、ここでは図面を簡
略化するために36素子のみを、更にその一部を省略し
て示す。同図中、1は垂直走査用シフトレジスタ、2は
水平読出し回路で、これらの間に36個のフォトダイオ
ード311〜366がマトリクス状に設けられている。 入力ゲート(IG)ライン4及び蓄積ゲート(SG)ラ
イン5にはDCバイアスが印加されている。
には多数の素子を設けられているが、ここでは図面を簡
略化するために36素子のみを、更にその一部を省略し
て示す。同図中、1は垂直走査用シフトレジスタ、2は
水平読出し回路で、これらの間に36個のフォトダイオ
ード311〜366がマトリクス状に設けられている。 入力ゲート(IG)ライン4及び蓄積ゲート(SG)ラ
イン5にはDCバイアスが印加されている。
【0004】ここで、図6に示すタイミングチャートと
併せてその動作を説明する。図5において、移送ゲート
(TG)ライン6に移送パルスφTG(図6(A))が
印加されると、フォトダイオード311〜366の信号
電荷が同時に蓄積ゲートSGに蓄積される。続いて、垂
直走査用シフトレジスタ1からラインアドレス信号φV
1 (図6(B)),φV2 (図6(C)),…,φ
V6 (図6(D))が出力され、これにより、アドレ
ススイッチ用ゲートSW1 ,SW2 …が順次オンさ
れ、蓄積ゲートSGに蓄積されていた信号電荷がアドレ
ススイッチ用ゲートSW1 ,…を介して水平読出し回
路2に供給され、ここから出力アンプ8を介して各ライ
ン毎に出力信号(図6(E))として出力される。以上
の動作が1フレームであり、 以下、同様の動作が各
フレーム毎に繰返される。
併せてその動作を説明する。図5において、移送ゲート
(TG)ライン6に移送パルスφTG(図6(A))が
印加されると、フォトダイオード311〜366の信号
電荷が同時に蓄積ゲートSGに蓄積される。続いて、垂
直走査用シフトレジスタ1からラインアドレス信号φV
1 (図6(B)),φV2 (図6(C)),…,φ
V6 (図6(D))が出力され、これにより、アドレ
ススイッチ用ゲートSW1 ,SW2 …が順次オンさ
れ、蓄積ゲートSGに蓄積されていた信号電荷がアドレ
ススイッチ用ゲートSW1 ,…を介して水平読出し回
路2に供給され、ここから出力アンプ8を介して各ライ
ン毎に出力信号(図6(E))として出力される。以上
の動作が1フレームであり、 以下、同様の動作が各
フレーム毎に繰返される。
【0005】
【発明が解決しようとする課題】一般に、蓄積形の赤外
線撮像素子では、全体の素子形成領域を変えずに多画素
化するためには一画素当りの面積を小さく構成しなけれ
ばならず、このためには蓄積ゲートSGの面積を小に形
成しなければならない。この場合、1画素につき、蓄積
ゲートSG以外にも入力ゲートIG,移送ゲートTG,
アドレススイッチ用ゲートSWを持つが、これらのゲー
トは微細化に限界があるのである程度以上はその面積を
縮小できず、蓄積ゲートSGの面積を小にせざるを得な
い。そこで、蓄積ゲートSGの面積を小に形成するのに
伴って蓄積時間Tint(図6(A)に示す移送パルス
幅)を短くしなければならない。
線撮像素子では、全体の素子形成領域を変えずに多画素
化するためには一画素当りの面積を小さく構成しなけれ
ばならず、このためには蓄積ゲートSGの面積を小に形
成しなければならない。この場合、1画素につき、蓄積
ゲートSG以外にも入力ゲートIG,移送ゲートTG,
アドレススイッチ用ゲートSWを持つが、これらのゲー
トは微細化に限界があるのである程度以上はその面積を
縮小できず、蓄積ゲートSGの面積を小にせざるを得な
い。そこで、蓄積ゲートSGの面積を小に形成するのに
伴って蓄積時間Tint(図6(A)に示す移送パルス
幅)を短くしなければならない。
【0006】従来例は、1画素当りに一つの蓄積ゲート
SGが割当てられている構成であるので、一画素当りの
蓄積ゲートSGの面積をそれ程大きくとることができず
、この面積に伴って蓄積時間も設定しなければならない
ので、多画素化した場合には蓄積時間が短くなり、感度
(SN比)が悪化する問題点があった。蓄積ゲートSG
の面積を小に構成するにも拘わらず蓄積時間を短く設定
しない場合は、高温の撮像対象からの赤外光によって蓄
積ゲートSGにおいて信号電荷があふれてしまい、撮像
可能な赤外光強度(温度)範囲、つまりダイナミックレ
ンジが制限されてしまう問題点があった。
SGが割当てられている構成であるので、一画素当りの
蓄積ゲートSGの面積をそれ程大きくとることができず
、この面積に伴って蓄積時間も設定しなければならない
ので、多画素化した場合には蓄積時間が短くなり、感度
(SN比)が悪化する問題点があった。蓄積ゲートSG
の面積を小に構成するにも拘わらず蓄積時間を短く設定
しない場合は、高温の撮像対象からの赤外光によって蓄
積ゲートSGにおいて信号電荷があふれてしまい、撮像
可能な赤外光強度(温度)範囲、つまりダイナミックレ
ンジが制限されてしまう問題点があった。
【0007】本発明は、多画素化した場合でも感度を高
く、又、ダイナミックレンジを大きくとり得る撮像装置
を提供することを目的とする。
く、又、ダイナミックレンジを大きくとり得る撮像装置
を提供することを目的とする。
【0008】
【課題を解決するための手段】図1は本発明の原理説明
図を示す。本発明は同図に示す如く、垂直方向に隣接す
る2画素311と321、331と341、…につき1
個の蓄積ゲートSGを設けて該2画素を該蓄積ゲートS
Gを介して1つのアドレス伝送ラインに共通に接続し、
かつ、該2画素夫々に奇フィールド及び偶フィールド交
互に蓄積動作を制御する移送ゲートTG1 ,TG2
ラインを接続し、奇フィールド期間において奇ラインの
画素311〜314,331〜334の電荷蓄積及び読
出し、偶フィールド期間において偶ラインの画素321
〜324,341〜344の電荷蓄積及び呼出しを行な
う構成とする。又、各画素311〜344の読出しライ
ンン7a〜7dの一端に、該読出しラインに残った信号
電荷を読出し毎に排出するためのスイッチング素子14
を設けた構成とする。
図を示す。本発明は同図に示す如く、垂直方向に隣接す
る2画素311と321、331と341、…につき1
個の蓄積ゲートSGを設けて該2画素を該蓄積ゲートS
Gを介して1つのアドレス伝送ラインに共通に接続し、
かつ、該2画素夫々に奇フィールド及び偶フィールド交
互に蓄積動作を制御する移送ゲートTG1 ,TG2
ラインを接続し、奇フィールド期間において奇ラインの
画素311〜314,331〜334の電荷蓄積及び読
出し、偶フィールド期間において偶ラインの画素321
〜324,341〜344の電荷蓄積及び呼出しを行な
う構成とする。又、各画素311〜344の読出しライ
ンン7a〜7dの一端に、該読出しラインに残った信号
電荷を読出し毎に排出するためのスイッチング素子14
を設けた構成とする。
【0009】
【作用】奇フィールド期間において、移送ゲートTG1
ラインに移送パルスφTG1 が印加されると、奇ラ
インの画素311〜314,331〜334の信号電荷
が同時に蓄積ゲートSGに蓄積される。続いて、アドレ
ス伝送ラインに順次ラインアドレス信号φV1 ,φV
2 が印加されると、蓄積ゲートSGに蓄積されていた
信号電荷が読出し回路に供給され、ここから画素奇ライ
ン毎に出力信号として出力される。次に、偶フィールド
期間において、移送ゲートTG2 ラインに移送パルス
φTG2 が印加されると、偶ラインの画素321〜3
24,341〜344の信号電荷が蓄積ゲートSGに蓄
積され、続いて、アドレス信号φV1 ,φV2 が印
加されると、蓄積ゲートSGに蓄積されていた信号電荷
が読出し回路を介して画素偶ライン毎に出力される。
ラインに移送パルスφTG1 が印加されると、奇ラ
インの画素311〜314,331〜334の信号電荷
が同時に蓄積ゲートSGに蓄積される。続いて、アドレ
ス伝送ラインに順次ラインアドレス信号φV1 ,φV
2 が印加されると、蓄積ゲートSGに蓄積されていた
信号電荷が読出し回路に供給され、ここから画素奇ライ
ン毎に出力信号として出力される。次に、偶フィールド
期間において、移送ゲートTG2 ラインに移送パルス
φTG2 が印加されると、偶ラインの画素321〜3
24,341〜344の信号電荷が蓄積ゲートSGに蓄
積され、続いて、アドレス信号φV1 ,φV2 が印
加されると、蓄積ゲートSGに蓄積されていた信号電荷
が読出し回路を介して画素偶ライン毎に出力される。
【0010】本発明では、画素2個につき1つの蓄積ゲ
ートSGを設けた構成とされているので、蓄積ゲートS
Gの面積を、画素1個につき1つの蓄積ゲートを設けた
構成の従来例の2倍に増大でき、これに伴って蓄積時間
を長くでき、従来例に比して感度を高くでき、又、ダイ
ナミックレンジも大きくとり得る。
ートSGを設けた構成とされているので、蓄積ゲートS
Gの面積を、画素1個につき1つの蓄積ゲートを設けた
構成の従来例の2倍に増大でき、これに伴って蓄積時間
を長くでき、従来例に比して感度を高くでき、又、ダイ
ナミックレンジも大きくとり得る。
【0011】又、ラインアドレス信号φV1 ,φV2
が出力される直前にスイッチング素子14がオンされ
る。 これにより、読出しライン7a〜7dに残った信号電荷
が読出し毎に排出され、ライン間の画素のクロストーク
を軽減できる。
が出力される直前にスイッチング素子14がオンされ
る。 これにより、読出しライン7a〜7dに残った信号電荷
が読出し毎に排出され、ライン間の画素のクロストーク
を軽減できる。
【0012】
【実施例】図2は本発明の一実施例の構成図を示し、同
図中、図4と同一構成部分には同一番号を付す。このも
のも、実際には多数の素子を設けられているが、図面を
簡略化するために36素子のみを、さらにその一部を省
略して示す。図2中、10は垂直走査用シフトレジスタ
で、アドレス伝送ラインにラインアドレス信号φV1
〜φV3 を順次出力するもので、同じ画素数であれば
、アドレス伝送ラインは従来例の1/2の数でよい。こ
れに伴い、蓄積ゲートSG,アドレススイッチ用ゲート
SWも夫々従来例の1/2の数でよい。11は水平読出
し回路で、各ライン毎に順次信号電荷の読出しを行なう
。121 ,122 は移送ゲートラインで、移送パル
スφTG1 ,φTG2 が奇フィールド及び偶フィー
ルドで交互に繰返し出力される。つまり、本発明は1フ
レームの撮像を奇フィールドと偶フィールドとに分ける
インターレス動作によって行なっている。13はリセッ
トパルスラインで、1ライン分の信号読出し毎にリセッ
トパルスφRを出力してアドレススイッチ用ゲートSW
に蓄積されている電荷を除去する。
図中、図4と同一構成部分には同一番号を付す。このも
のも、実際には多数の素子を設けられているが、図面を
簡略化するために36素子のみを、さらにその一部を省
略して示す。図2中、10は垂直走査用シフトレジスタ
で、アドレス伝送ラインにラインアドレス信号φV1
〜φV3 を順次出力するもので、同じ画素数であれば
、アドレス伝送ラインは従来例の1/2の数でよい。こ
れに伴い、蓄積ゲートSG,アドレススイッチ用ゲート
SWも夫々従来例の1/2の数でよい。11は水平読出
し回路で、各ライン毎に順次信号電荷の読出しを行なう
。121 ,122 は移送ゲートラインで、移送パル
スφTG1 ,φTG2 が奇フィールド及び偶フィー
ルドで交互に繰返し出力される。つまり、本発明は1フ
レームの撮像を奇フィールドと偶フィールドとに分ける
インターレス動作によって行なっている。13はリセッ
トパルスラインで、1ライン分の信号読出し毎にリセッ
トパルスφRを出力してアドレススイッチ用ゲートSW
に蓄積されている電荷を除去する。
【0013】次に、本発明の動作を図3に示すタイミン
グチャートと併せて説明する。先ず、奇フィールドにお
いて、移送ゲートライン12,に移送パルスφTG1
(図3(A))が印加されると、奇ラインのフォトダイ
オード311〜316,331〜336,351〜35
6の信号電荷が同時に蓄積ゲートSGに蓄積される。続
いて、垂直走査用シフトレジスタ10からラインアドレ
ス信号φV1 (図3(C)),φV2 (図3(D)
),φV3 (図3(E))が出力され、これにより、
アドレススイッチ用ゲートSW1 ,SW2 ,SW3
が順次オンとされ、蓄積ゲートSGに蓄積されていた
信号電荷がアドレススイッチ用ゲートSW1 〜SW3
を介して水平読出し回路11に供給され、ここから出
力アンプ8を介してフォトダイオード奇ライン毎に出力
信号(図3(F))として出力される。
グチャートと併せて説明する。先ず、奇フィールドにお
いて、移送ゲートライン12,に移送パルスφTG1
(図3(A))が印加されると、奇ラインのフォトダイ
オード311〜316,331〜336,351〜35
6の信号電荷が同時に蓄積ゲートSGに蓄積される。続
いて、垂直走査用シフトレジスタ10からラインアドレ
ス信号φV1 (図3(C)),φV2 (図3(D)
),φV3 (図3(E))が出力され、これにより、
アドレススイッチ用ゲートSW1 ,SW2 ,SW3
が順次オンとされ、蓄積ゲートSGに蓄積されていた
信号電荷がアドレススイッチ用ゲートSW1 〜SW3
を介して水平読出し回路11に供給され、ここから出
力アンプ8を介してフォトダイオード奇ライン毎に出力
信号(図3(F))として出力される。
【0014】このとき、ラインアドレス信号φV1 ,
φV2 ,φV3 が出力される直前にリセットパルス
φR(図3(G))が出力され、これにより、リセット
用トランジスタ14がオンとされ、アドレススイッチ用
ゲートSW1 〜SW3 に残る信号電荷がリセット用
トランジスタ14を介して電源+V方向に排出され、ラ
イン間の画素のクロストークを軽減できる。次に、偶フ
ィールドにおいて、移送ゲートライン122 に移送パ
ルスφTG2 (図3(B))が印加されると、偶ライ
ンのフォトダイオード321〜336,341〜346
,361〜366の信号電荷が同時に蓄積ゲートSGに
蓄積される。奇フィールドの場合と同様に、垂直走査用
シフトレジスタ10からラインアドレス信号φV1 〜
φV3 が出力され、蓄積ゲートSGに蓄積されていた
電荷が水平読出し回路11に供給され、ここからフォト
ダイオード偶ライン毎に出力信号(図3(F))として
出力される。
φV2 ,φV3 が出力される直前にリセットパルス
φR(図3(G))が出力され、これにより、リセット
用トランジスタ14がオンとされ、アドレススイッチ用
ゲートSW1 〜SW3 に残る信号電荷がリセット用
トランジスタ14を介して電源+V方向に排出され、ラ
イン間の画素のクロストークを軽減できる。次に、偶フ
ィールドにおいて、移送ゲートライン122 に移送パ
ルスφTG2 (図3(B))が印加されると、偶ライ
ンのフォトダイオード321〜336,341〜346
,361〜366の信号電荷が同時に蓄積ゲートSGに
蓄積される。奇フィールドの場合と同様に、垂直走査用
シフトレジスタ10からラインアドレス信号φV1 〜
φV3 が出力され、蓄積ゲートSGに蓄積されていた
電荷が水平読出し回路11に供給され、ここからフォト
ダイオード偶ライン毎に出力信号(図3(F))として
出力される。
【0015】以上の奇フィールド及び偶フィールドの動
作が1フレームであり、以下、同様の動作が各フレーム
毎に繰返される。
作が1フレームであり、以下、同様の動作が各フレーム
毎に繰返される。
【0016】このように本発明では、フォトダイオード
2個(2画素)につき1つの蓄積ゲートSGを設けた構
成とされているので、蓄積ゲートSGの面積を、1画素
当り1つの蓄積ゲートSGを設けた構成の従来例の2倍
に増大でき、これに伴って蓄積時間Tint(図3(A
))を長くでき、従来例に比して感度を高くでき、又、
ダイナミックレンジも大きくとり得る。従って、多画素
化するために蓄積ゲートSGの面積を小に形成しなけれ
ばならない場合でも従来例に比してその影響が少なく、
従来例に比して感度を高くできる。又、本発明では、前
記のようにアドレス伝送ラインの数が従来の1/2であ
るので、アドレススイッチ用ゲートSWの数を従来の1
/2にでき、アドレス伝送ライン及びアドレススイッチ
用ゲートSWの面積減少分だけ蓄積ゲートSGの面積を
更に増大でき、この点からも感度を高く、及びダイナミ
ックレンジを大きくとり得る。
2個(2画素)につき1つの蓄積ゲートSGを設けた構
成とされているので、蓄積ゲートSGの面積を、1画素
当り1つの蓄積ゲートSGを設けた構成の従来例の2倍
に増大でき、これに伴って蓄積時間Tint(図3(A
))を長くでき、従来例に比して感度を高くでき、又、
ダイナミックレンジも大きくとり得る。従って、多画素
化するために蓄積ゲートSGの面積を小に形成しなけれ
ばならない場合でも従来例に比してその影響が少なく、
従来例に比して感度を高くできる。又、本発明では、前
記のようにアドレス伝送ラインの数が従来の1/2であ
るので、アドレススイッチ用ゲートSWの数を従来の1
/2にでき、アドレス伝送ライン及びアドレススイッチ
用ゲートSWの面積減少分だけ蓄積ゲートSGの面積を
更に増大でき、この点からも感度を高く、及びダイナミ
ックレンジを大きくとり得る。
【0017】なお、、図2に示す実施例では、水平読出
し回路を全画素に対して1個設けた構成であるが、本発
明はこれに限定されるものではなく、画素数が非常に多
い場合では水平読出し回路を1つのみで構成すると読出
しクロック周波数を高くとらなければならないので、全
画素を上下2分割して2系列とし、水平読出し回路を2
系列設けて夫々をあまり高くない読出しクロック周波数
で読出すようにしてもよい。
し回路を全画素に対して1個設けた構成であるが、本発
明はこれに限定されるものではなく、画素数が非常に多
い場合では水平読出し回路を1つのみで構成すると読出
しクロック周波数を高くとらなければならないので、全
画素を上下2分割して2系列とし、水平読出し回路を2
系列設けて夫々をあまり高くない読出しクロック周波数
で読出すようにしてもよい。
【0018】この場合、図4(A)に示す如く、上半分
の画素からの信号電荷を読出す水平読出し回路11a及
び出力アンプ8aと、下半分の画素からの信号電荷を読
出す水平読出し回路11b及び出力アンプ8bとを設け
、水平読出し回路11aの転送方向と水平読出し回路1
1bとの転送方向とを互いに逆向きにする。このように
両者の転送方向を逆向きに構成する理由は、もし図4(
B)に示すように両者の転送方向は同方向にすると夫々
の間隔が広がり、垂直ライン形成領域の水平方向長さl
2 が図4(A)に示す水平方向長さl1 に比して長
くなり、全体の面積が大になる等好ましくないからであ
る。
の画素からの信号電荷を読出す水平読出し回路11a及
び出力アンプ8aと、下半分の画素からの信号電荷を読
出す水平読出し回路11b及び出力アンプ8bとを設け
、水平読出し回路11aの転送方向と水平読出し回路1
1bとの転送方向とを互いに逆向きにする。このように
両者の転送方向を逆向きに構成する理由は、もし図4(
B)に示すように両者の転送方向は同方向にすると夫々
の間隔が広がり、垂直ライン形成領域の水平方向長さl
2 が図4(A)に示す水平方向長さl1 に比して長
くなり、全体の面積が大になる等好ましくないからであ
る。
【0019】
【発明の効果】本発明によれば、2画素につき1つの蓄
積ゲートを設けたので、蓄積ゲートの面積を従来例の2
倍に増大でき、これに伴って蓄積時間を長くでき、多画
素化した場合でも従来例に比して感度を高くでき、又、
ダイナミックレンジを大きくとり得る。又、読出しライ
ンの一端にスイッチング素子を設けたので、ライン間の
クロストークを軽減できる。
積ゲートを設けたので、蓄積ゲートの面積を従来例の2
倍に増大でき、これに伴って蓄積時間を長くでき、多画
素化した場合でも従来例に比して感度を高くでき、又、
ダイナミックレンジを大きくとり得る。又、読出しライ
ンの一端にスイッチング素子を設けたので、ライン間の
クロストークを軽減できる。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例の構成図である。
【図3】本発明の動作タイミングチャートである。
【図4】本発明の他の実施例を説明する図である。
【図5】従来の一例の構成図である。
【図6】従来の動作タイミングチャートである。
311〜366 フォトトランジスタ(画素)5
蓄積ゲートライン 8,8a,8b 出力アンプ 10 垂直走査用シフトレジスタ 11,11a,11b 水平読出し回路121 ,1
22 移送ゲートライン13 リセットパルスラ
イン 14 リセット用トランジスタ(スイッチング素子)
SG 蓄積ゲート TG1 ,TG2 移送ゲート IG 入力ゲート
蓄積ゲートライン 8,8a,8b 出力アンプ 10 垂直走査用シフトレジスタ 11,11a,11b 水平読出し回路121 ,1
22 移送ゲートライン13 リセットパルスラ
イン 14 リセット用トランジスタ(スイッチング素子)
SG 蓄積ゲート TG1 ,TG2 移送ゲート IG 入力ゲート
Claims (4)
- 【請求項1】 二次元に配列された各画素(311〜
344)毎に設けられた蓄積ゲート(SG)下の蓄積電
荷を、垂直方向の複数のアドレス伝送ラインのうちの1
ラインを選択して読出す構成の撮像装置において、垂直
方向に隣接する2画素(311と321、331と34
1、…)につき1個の蓄積ゲート(SG)下を設けて該
2画素を該蓄積ゲート(SG)を介して1つのアドレス
伝送ラインに共通に接続し、かつ、該2画素夫々に奇フ
ィールド及び偶フィールド交互に蓄積動作を制御する移
送ゲート(TG1 ,TG2 )ラインを接続してなり
、奇フィールド期間において奇ラインの画素(311〜
314,331〜334)の電荷蓄積及び読出し、偶フ
ィールド期間において偶ラインの画素(321〜324
,341〜344)の電荷蓄積及び読出しを行なう構成
としてなることを特徴とする撮像装置。 - 【請求項2】 上記各画素(311〜344)の読出
しライン(7a〜7d)の一端に、該読出しラインに残
った信号電荷を読出し毎に排出するためのスイッチング
素子(14)を設けてなることを特徴とする請求項1の
撮像装置。 - 【請求項3】 上記各画素(311〜344)を上下
2分割して2系列とし、該2系列毎に読出し回路(11
a,11b)を設けてなることを特徴とする請求項1の
撮像装置。 - 【請求項4】 該2系列の読出し回路(11a,11
b)は、左右に並設し、読出し転送方向を互いに逆方向
にしたことを特徴とする請求項3の撮像装置。
Priority Applications (4)
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JP2408026A JP2641802B2 (ja) | 1990-12-27 | 1990-12-27 | 撮像装置 |
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EP91122171A EP0492597B1 (en) | 1990-12-27 | 1991-12-23 | A two dimensional image sensing device for plural interlacing, having a charge-coupled device |
DE69129183T DE69129183D1 (de) | 1990-12-27 | 1991-12-23 | Zweidimensionale Bildaufnahmevorrichtung für mehrfaches Verschachteln mit einer ladungsgekoppelten Vorrichtung |
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JP2408026A Expired - Fee Related JP2641802B2 (ja) | 1990-12-27 | 1990-12-27 | 撮像装置 |
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EP (1) | EP0492597B1 (ja) |
JP (1) | JP2641802B2 (ja) |
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1990
- 1990-12-27 JP JP2408026A patent/JP2641802B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-20 US US07/811,366 patent/US5227887A/en not_active Expired - Fee Related
- 1991-12-23 DE DE69129183T patent/DE69129183D1/de not_active Expired - Lifetime
- 1991-12-23 EP EP91122171A patent/EP0492597B1/en not_active Expired - Lifetime
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