JPH06217205A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【目的】 ハイビジョン方式に対しても画素からの信号
を低速で読出せるようにして、出力レートの高速化に伴
う動作不能状態を防止し、更に画素から発生する高域ラ
ンダムノイズの高域成分を除去して、撮像信号のＳ／Ｎ
を向上させる。 【構成】 多数の画素１がマトリクス状に配列された撮
像領域２と、行単位に画素１，１・・・を選択する垂直
走査回路３と、列単位に画素１，１・・・を選択する水
平走査回路４とが内蔵された固体撮像素子において、ビ
デオラインＬに、水平画素数分のＣＤＳ回路５を接続し
て構成する。そして、ＣＤＳ回路５を、水平ブランキン
グ期間ＨＢ中に、垂直走査回路３にて選択されたｎ行目
の画素１，１・・・における信号レベルを所定電位ＶCL
に保持するクランプ回路と、選択されたｎ行目の画素
１，１・・・におけるリセット後のレベルをサンプル・
ホールドするサンプル・ホールド回路にて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固体撮像素子に関し、
特に各画素毎に光信号電荷が増幅される内部増幅型の固
体撮像素子に関する。

【０００２】

【従来の技術】近時、固体撮像素子の高解像度化の要請
に従って、画素毎に光信号電荷を増幅する内部増幅型固
体撮像素子の研究・開発が進められている。

【０００３】この内部増幅型固体撮像素子の主なものと
しては、静電誘導トランジスタ（ＳＩＴ）、増幅型ＭＩ
Ｓイメージャ（ＡＭＩ）、電荷変調デバイス（ＣＭＤ）
等の各種撮像デバイス構造が知られている。

【０００４】そして、これら内部増幅型固体撮像素子に
おいては、その出力段に、ＦＰＮ（固定パターン雑音）
や１／ｆノイズの抑圧を目的とする相関二重サンプリン
グ回路（以下、単にＣＤＳ回路と記す）を接続するよう
にしている。

【０００５】図７に、内部増幅型固体撮像素子としてＣ
ＭＤを例にとった従来の構成を示す。この固体撮像素子
においては、１トランジスタ／画素のＣＭＤ（画素）１
０１をマトリクス状に配列して構成された撮像領域１０
２を有し、この撮像領域１０２の周辺に、行単位に画素
１０１，１０１・・・を選択する垂直走査回路１０３
と、列単位に画素１０１，１０１・・・を選択する水平
走査回路１０４が設けられている。

【０００６】そして、１列の画素１０１，１０１・・・
に対して共通とされ、かつ列方向に配列された垂直信号
線ＶＳ1 ，ＶＳ2 ・・・ＶＳn には、それぞれ対応する
列に関する画素（ＣＭＤ）１０１，１０１・・・のソー
スが接続され、１行の画素１０１，１０１・・・に対し
て共通とされ、かつ行方向に配列された水平選択線ＶＬ
1 ，ＶＬ2 ・・・ＶＬn には、それぞれ対応する行に関
する画素（ＣＭＤ）１０１，１０１・・・のゲートが接
続されている。また、各画素１０１，１０１・・・のド
レインは、それぞれ共通とされ、電源電圧Ｖｄｄが印加
されるような構造となっている。

【０００７】上記垂直走査回路１０３は、例えば２値の
論理出力をするシフトレジスタと、その論理出力とクロ
ックタイミングから３値の電圧出力（Ｖａ，Ｖｂ，Ｖ
ｃ）を発生するレベルミックス回路により構成されてい
る。

【０００８】また、各垂直信号線ＶＳ1 ，ＶＳ2 ・・・
ＶＳn は、出力端子φに通じるビデオラインＬにそれぞ
れスイッチングトランジスタＴｒを介して接続されてお
り、水平走査回路１０４から延びる水平画素数分の列選
択線ＨＬ1 ，ＨＬ2 ・・・ＨＬn は、それぞれ対応する
スイッチングトランジスタＴｒのゲートに接続されてい
る。

【０００９】そして、この従来の固体撮像素子において
は、ビデオラインＬの出力側に、各画素１０１，１０１
・・・における光信号電荷に伴う信号電流を電圧信号に
変換する負荷抵抗ＲL が接続され、この負荷抵抗ＲL と
出力端子φ間に１つのＣＤＳ回路１０５を接続して構成
されている。

【００１０】この固体撮像素子の動作を図８のタイミン
グチャートに基づいて説明すると、まず、電荷蓄積（露
光）時においては、垂直走査回路３から各画素（ＣＭ
Ｄ）１０１，１０１・・・をカットオフする低い電圧Ｖ
ａが出力され、各画素１０１，１０１・・・のゲートに
印加される。被写体からの光の入射に伴って、光発生正
孔が各画素１０１，１０１・・・のゲート部に蓄積され
ると、各画素１０１，１０１・・・の表面電位がそれぞ
れ蓄積された光発生正孔に応じて上昇する。

【００１１】そして、従来においては、水平ブランキン
グ期間ＨＢ後の有効水平走査期Ｈａ間に、垂直走査回路
１０３から、例えば１行目の画素１０１，１０１・・・
に対して上記電圧Ｖａよりも高い読出し用の電圧Ｖｂを
供給する。これによって、１行目の画素１０１，１０１
・・・が選択されたことになる。

【００１２】更に、この有効水平走査期間Ｈａにおい
て、水平走査回路１０４から順次選択パルスＰ1 ，Ｐ2
・・・を出力することにより、対応するスイッチングト
ランジスタＴｒ，Ｔｒ・・・を順次オンにする。これに
よって、上記垂直走査回路１０３にて選択された行と、
スイッチングトランジスタＴｒがオンになった列の画素
１０１が順次選択されることとなり、その選択された画
素１０１の信号がＣＤＳ回路１０５を介して出力端子φ
より取り出される。

【００１３】実際には、水平走査回路１０３からの１つ
の選択パルスの出力期間中において、信号の読出し、画
素のリセット、リセット後の画素のレベル（黒レベル）
の読出しが行われる。即ち、垂直走査回路１０３にて選
択された１行の画素１０１，１０１・・・は、それぞれ
ゲートに読出し用の電圧Ｖｂが印加されており、水平走
査回路１０４からの選択パルスによって、１つの画素１
０１のソースと出力側のビデオラインＬが接続される
と、その画素１０１におけるゲート電位とその画素に蓄
積されている光発生正孔とに伴う表面電位に応じた信号
電流がビデオラインＬに流れる。

【００１４】この信号電流が負荷抵抗ＲL に流れ、それ
による電圧変化（信号電圧）Ｖ（Ｓ）がＣＤＳ回路１０
５に入力される。その後、垂直走査回路１０３から上記
選択された１行の画素１０１，１０１・・・に対して、
読出し用の電圧Ｖｂよりも高いリセット電圧Ｖｃが供給
される。このとき、水平走査回路１０４にて選択された
１つの画素１０１のみがリセットされる。即ち、その画
素１０１に蓄積されていた光発生正孔が基板側に掃き捨
てられる。

【００１５】その後、再び垂直走査回路１０３から上記
選択された１行の画素１０１，１０１・・・に対して、
読出し用の電圧Ｖｂが供給される。このとき、選択され
ている１つの画素１０１には、光発生正孔が存在しない
ので、その表面電位は、ゲートに印加される電位によっ
て変化することとなり、上記読出し時の表面電位よりも
低い値を示す。そのため、この期間にＣＤＳ回路１０５
に入力される電圧レベルは、信号電圧レベルＶ（Ｓ）よ
りも高くなり、その画素１０１を構成するＣＭＤの特性
のみに依存したレベル、即ちその画素１０１の黒レベル
Ｖ（Ｂ）を示すことになる。そして、この黒レベルＶ
（Ｂ）と上記信号電圧レベルＶ（Ｓ）からその画素の信
号量Ｖを得ることができる。

【００１６】この一連の動作を各画素１０１に対して行
うことにより、出力端子φから撮像信号を時系列に得る
ことができる。

【００１７】また、従来においては、インターレース走
査に対応した全画素読出し方式の内部増幅型固体撮像素
子が提案されている。この固体撮像素子は、図９に示す
ように、各垂直信号線ＶＳ1 ，ＶＳ2 ・・・ＶＳn にそ
れぞれ２つのＣＤＳ回路１０５Ａ及び１０５Ｂが接続さ
れ、その出力がそれぞれスイッチングトランジスタＴｒ
1 及びＴｒ2 を介して２ラインのビデオラインＬ1 及び
Ｌ2 に接続された構成を有する（この構成については、
例えば特開昭６４−１４９５９号公報参照）。

【００１８】ここで、図７及び図９で示すＣＤＳ回路１
０５並びに１０５Ａ及び１０５Ｂは、１つのクランプ回
路と１つのサンプル・ホールド回路にて構成されてい
る。

【００１９】

【発明が解決しようとする課題】しかしながら、上記図
７で示す従来の固体撮像素子においては、図８に示すよ
うに、１つの画素１０１に対する一連の動作（読出し動
作ｔrd，リセット動作ｔrs，リセット後の黒レベルの読
出し動作ｔrb）を、１有効水平走査期間Ｈａ中に、水平
画素数分行う必要がある。この場合、画素信号の出力レ
ートを１／Ｔ［ＭＨｚ］とすると、垂直信号線（ＶＳ1
，ＶＳ2 ・・・ＶＳn ）及びビデオラインＬにおける
信号処理動作がＴ秒の間に上記一連の動作（読出し動作
ｔrd，リセット動作ｔrs，リセット後の黒レベルの読出
し動作ｔrb）を行うことになり、垂直信号線（ＶＳ1 ，
ＶＳ2 ・・・ＶＳn ）及びビデオラインＬでの信号処理
は、出力レートの２〜３倍のスピードで動作することに
なる。

【００２０】現行の例えばＮＴＳＣ方式の固体撮像素子
では、上記方式でも動作が可能であったが、特にハイビ
ジョン方式では、垂直信号線（ＶＳ1 ，ＶＳ2 ・・・Ｖ
Ｓn）及びビデオラインＬにおける信号処理のスピード
が追いつかず、動作不能になるという不都合があった。

【００２１】具体的に、２００万画素の固体撮像素子の
場合は、出力レートが７４．２５［ＭＨｚ］であり、こ
の場合、図８に示すように、１画素の出力レート１／Ｔ
＝周期Ｔ秒内に、信号読出しｔrd、リセットｔrs、黒レ
ベル読出しｔrbの３つの動作を行う必要から垂直信号線
（ＶＳ1 ，ＶＳ2 ・・・ＶＳn ）及びビデオラインＬに
おける信号処理速度は１５０［ＭＨｚ］以上という非常
に高速な動作を要求される。

【００２２】一方、図９で示す固体撮像素子は、各垂直
信号線（ＶＳ1 ，ＶＳ2 ・・・ＶＳn ）に対応してそれ
ぞれ２つのＣＤＳ回路１０５Ａ及び１０５Ｂを接続する
ことから、例えば固体撮像素子をハイビジョン方式に対
応させた場合、ＣＤＳ回路を構成するクランプ回路が４
０００個も必要になる。その結果、固体撮像素子の回路
構成が非常に複雑になり、固体撮像素子のサイズの大型
化及び製造コストの高価格化を招くという問題がある。

【００２３】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、ハイビジョン方式に対
しても画素からの信号を低速で読出すことができ、出力
レートの高速化に伴う動作不能状態を防止することがで
きる固体撮像素子を提供することにある。

【００２４】また、本発明は、出力レートの高速化に伴
って画素から発生する高域ランダムノイズの高域成分を
除去することができ、撮像信号のＳ／Ｎを向上させるこ
とができる固体撮像素子を提供することにある。

【００２５】また、本発明は、固体撮像素子をインター
レース走査方式に適用した場合において、垂直信号線に
対応して接続されるＣＤＳ回路、特にＣＤＳ回路を構成
するクランプ回路の個数を削減でき、固体撮像素子自体
のサイズの小型化及び製造コストの低廉化を実現させる
ことができる固体撮像素子を提供することにある。

【００２６】

【課題を解決するための手段】本発明は、多数の画素１
がマトリクス状に配列された撮像領域２と、行単位に画
素１，１・・・を選択する垂直走査回路３と、列単位に
画素１，１・・・を選択する水平走査回路４とが内蔵さ
れた固体撮像素子において、撮像領域２と水平走査回路
４間に配された出力線Ｌに、水平画素数分の相関二重サ
ンプリング回路５を接続して構成する。

【００２７】この場合、固体撮像素子をノンインターレ
ース走査方式に適用させる際には、上記相関二重サンプ
リング回路５を、水平ブランキング期間ＨＢ中に、上記
垂直走査回路３にて選択されたｎ行目の画素１，１・・
・における信号レベルを所定電位ＶCLに保持するクラン
プ回路１１と、上記選択されたｎ行目の画素１，１・・
・におけるリセット後のレベルをサンプル・ホールドす
るサンプル・ホールド回路１２にて構成する。

【００２８】また、固体撮像素子をインターレース走査
方式に適用させる際には、上記相関二重サンプリング回
路５を、水平ブランキング期間ＨＢ中に、上記垂直走査
回路３にて時系列に選択されたｎ行目及びｎ＋１行目の
画素１，１・・・における各信号レベルをそれぞれ所定
電位ＶCLに保持する１つのクランプ回路１１と、上記選
択されたｎ行目の画素１，１・・・におけるリセット後
のレベルをサンプル・ホールドする第１のサンプル・ホ
ールド回路１２Ａと、上記選択されたｎ＋１行目の画素
１，１・・・におけるリセット後のレベルをサンプル・
ホールドする第２のサンプル・ホールド回路１２Ｂにて
構成する。

【００２９】

【作用】本発明に係る固体撮像素子においては、例えば
固体撮像素子をノンインターレース走査方式に適用させ
た場合、まず、水平ブランキング期間ＨＢ中に、垂直走
査回路３にてｎ行目の画素１，１・・・を選択する。こ
のとき、選択されたｎ行目の画素１，１・・・の各蓄積
電荷に応じた信号が対応するＣＤＳ回路５にそれぞれ入
力される。ＣＤＳ回路５は、入力された信号をクランプ
回路１１にて所定電位ＶCLに保持する。その後、選択さ
れているｎ行目の画素１，１・・・をリセットして蓄積
電荷を掃き出す。

【００３０】この画素に対するリセット動作のあと、Ｃ
ＤＳ回路５には、蓄積電荷のない場合の信号（黒レベ
ル）が入力される。ＣＤＳ回路５は、入力された信号
（黒レベル）をサンプル・ホールド回路１２にてサンプ
ル・ホールドするため、サンプル・ホールド回路１１に
は、蓄積電荷に伴う信号と上記信号（黒レベル）との
差、即ち蓄積電荷に伴う実際の信号量が保持されること
になる。即ち、各ＣＤＳ回路５の出力側には、ｎ行目の
画素１，１・・・中、それぞれ対応する画素１，１・・
・の信号量が保持されることになる。

【００３１】そして、上記水平ブランキング期間ＨＢ後
の有効水平走査期間Ｈａにおいて、各ＣＤＳ回路５から
順次信号量を読み出すことにより、ｎ行目の画素１，１
・・・に関する撮像信号を取り出すことができる。

【００３２】このように、信号の読出し動作、リセット
動作及びリセット後の黒レベルの読出し動作という一連
の動作を、水平ブランキング期間ＨＢ中に１回のみ行え
ばよいため、上記一連の動作を非常に低速に行うことが
可能となり、また、有効水平走査期間Ｈａにおいては、
上記一連の動作を行わず、ただ単にＣＤＳ回路５から信
号量を読み出す動作を行うだけであるため、出力線Ｌの
信号処理を出力レートとほぼ速度にて行うことができ
る。従って、固体撮像素子をハイビジョン方式に適用し
た場合においても、画素１，１・・・からの信号を低速
で読出すことができ、出力レートの高速化に伴う動作不
能状態を防止することができる。

【００３３】しかも、上記のように、出力線Ｌの信号処
理速度の帯域幅を狭くできることから、出力レートの高
速化に伴って画素１，１・・・から発生する高域ランダ
ムノイズの高域成分を除去することができ、撮像信号の
Ｓ／Ｎを向上させることができる。

【００３４】次に、固体撮像素子をノンインターレース
走査方式に適用させた場合、まず、水平ブランキング期
間ＨＢ中に、垂直走査回路３にてｎ行目の画素１，１・
・・を選択する。このとき、選択されたｎ行目の画素
１，１・・・の各蓄積電荷に応じた信号が、対応するＣ
ＤＳ回路５にそれぞれ入力される。各ＣＤＳ回路５は、
入力された信号をクランプ回路１１にて所定電位ＶCLに
保持する。その後、選択されているｎ行目の画素１，１
・・・をリセットして蓄積電荷を掃き出す。

【００３５】この画素１，１・・・に対するリセット動
作のあと、各ＣＤＳ回路５には、蓄積電荷のない場合の
信号（黒レベル）が入力される。各ＣＤＳ回路５は、入
力された信号（黒レベル）を、まず、第１のサンプル・
ホールド回路１２Ａにてサンプル・ホールドするため、
この第１のサンプル・ホールド回路１２Ａには、蓄積電
荷に伴う信号と上記黒レベルとの差（蓄積電荷に伴う実
際の信号量）が保持されることになる。即ち、第１のサ
ンプル・ホールド回路１２Ａには、ｎ行目の画素１，１
・・・に関し、それぞれ対応する画素１の信号量が保持
されることになる。

【００３６】その後、同じ水平ブランキング期間ＨＢ中
において、垂直走査回路３にてｎ＋１行目の画素１，１
・・・を選択する。このとき、選択されたｎ＋１行目の
画素１，１・・・の各蓄積電荷に応じた信号が対応する
ＣＤＳ回路５にそれぞれ入力される。各ＣＤＳ回路５
は、入力された信号をクランプ回路１１にて所定電位Ｖ
CLに保持する。その後、選択されているｎ＋１行目の画
素１，１・・・をリセットして蓄積電荷を掃き出す。

【００３７】この画素１，１・・・に対するリセット動
作のあと、各ＣＤＳ回路５には、蓄積電荷のない場合の
信号（黒レベル）が入力される。各ＣＤＳ回路５は、入
力された信号（黒レベル）を、今度は、第２のサンプル
・ホールド回路１２Ｂにてサンプル・ホールドするた
め、この第２のサンプル・ホールド回路１２Ｂには、蓄
積電荷に伴う信号と上記黒レベルとの差（蓄積電荷に伴
う実際の信号量）が保持されることになる。即ち、第２
のサンプル・ホールド回路１２Ｂには、ｎ＋１行目の画
素１，１・・・に関し、それぞれ対応する画素１の信号
量が保持されることになる。

【００３８】そして、上記水平ブランキング期間ＨＢ後
の有効水平走査期間Ｈａにおいて、各ＣＤＳ回路５から
順次信号量を読み出すことにより、ｎ行目及びｎ＋１行
目の画素１，１・・・に関する撮像信号を取り出すこと
ができる。

【００３９】このように、上記固体撮像素子において
は、垂直走査回路３にて時系列に選択されたｎ行目及び
ｎ＋１行目の画素１，１・・・における各信号レベル
を、１つのクランプ回路１１にてそれぞれ所定電位ＶCL
に保持するようにしているため、従来のように、１本の
垂直信号線ＶＳに２つのＣＤＳ回路、特に２つのクラン
プ回路を接続する必要がなくなり、１本の垂直信号線Ｖ
Ｓに対して１個のクランプ回路１１を接続するだけでよ
い。従って、固体撮像素子をインターレース走査方式に
適用した場合において、垂直信号線ＶＳに対応して接続
されるＣＤＳ回路５、特にＣＤＳ回路５を構成するクラ
ンプ回路１１の個数を削減でき、固体撮像素子自体のサ
イズの小型化及び製造コストの低廉化を実現させること
ができる。

【００４０】

【実施例】以下、本発明に係る固体撮像素子をＣＭＤに
よる内部増幅型固体撮像素子に適用した２つの実施例
（以下、第１実施例に係る固体撮像素子及び第２実施例
に係る固体撮像素子と記す）を図１〜図６を参照しなが
ら説明する。

【００４１】第１実施例に係る固体撮像素子は、ノンイ
ンターレース走査方式に適用したもので、図１に示すよ
うに、１トランジスタ／画素のＣＭＤ（画素）１をマト
リクス状に配列して構成された撮像領域２を有し、この
撮像領域２の周辺に、行単位に画素１，１・・・を選択
する垂直走査回路３と、列単位に画素１，１・・・を選
択する水平走査回路４が設けられている。

【００４２】そして、１列の画素１，１・・・に対して
共通とされ、かつ列方向に配列された垂直信号線ＶＳ1
，ＶＳ2 ・・・ＶＳn には、それぞれ対応する列に関
する画素（ＣＭＤ）１，１・・・のソースが接続され、
１行の画素１，１・・・に対して共通とされ、かつ行方
向に配列された水平選択線ＶＬ1 ，ＶＬ2 ・・・ＶＬn
には、それぞれ対応する行に関する画素（ＣＭＤ）１，
１・・・のゲートが接続されている。また、各画素１，
１・・・のドレインは、それぞれ共通とされ、電源電圧
Ｖｄｄが印加されるような構造となっている。

【００４３】上記垂直走査回路３は、例えば２値の論理
出力をするシフトレジスタと、その論理出力とクロック
タイミングから３値の電圧出力（Ｖａ，Ｖｂ，Ｖｃ）を
発生するレベルミックス回路により構成されている。

【００４４】また、各垂直信号線ＶＳ1 ，ＶＳ2 ・・・
ＶＳn の水平走査回路３側には、各画素１，１・・・に
おける光信号電荷に伴う信号電流を電圧信号Ｖ1 ，Ｖ2
・・・Ｖn に変換する負荷抵抗ＲL が接続され、各負荷
抵抗ＲL の後段にそれぞれＣＤＳ回路５が接続されてい
る。各ＣＤＳ回路５は、出力端子φに通じるビデオライ
ンＬにそれぞれスイッチングトランジスタＴｒを介して
接続されており、水平走査回路４から延びる水平画素数
分の列選択線ＨＬ1 ，ＨＬ2 ・・・ＨＬn は、それぞれ
対応するスイッチングトランジスタＴｒのゲートに接続
されている。

【００４５】各ＣＤＳ回路５は、例えば図２に示すよう
に、１つのクランプ回路１１と１つのサンプル・ホール
ド回路（以下、単にＳ／Ｈ回路と記す）１２から構成さ
れている。クランプ回路１１は、入力信号のＤＣ成分を
除去する結合コンデンサＣと、信号線ＶＳにノードａを
介して接続されたスイッチングトランジスタＴCLと、ゲ
ートに信号線ＶＳが接続された駆動トランジスタＱa と
定電流源を構成する負荷トランジスタＱL からなるソー
スフォロア回路１３とから構成されている。スイッチン
グトランジスタＴCLは、ソースが信号線ＶＳに接続さ
れ、ドレインがクランプ電位ＶCLに固定されている。従
って、このクランプ回路１１においては、ゲートに制御
パルスＰｃが印加されることによって、オン動作が行わ
れ、信号線ＶＳの電位がクランプ電位ＶCLに保持される
こととなる。

【００４６】一方、Ｓ／Ｈ回路１２は、クランプ回路１
１におけるソースフォロア回路１３の共通のソース接点
ｂをドレインとするスイッチングトランジスタＴSHと、
このスイッチングトランジスタＴSHのソースから延びる
信号線Ｓのノードｃと接地間に接続された容量Ｃｓと、
ゲートに信号線Ｓが接続された駆動トランジスタＱaSと
定電流源を構成する負荷トランジスタＱLSからなるソー
スフォロア回路１４とから構成されている。そして、上
記スイッチングトランジスタＴSHのゲートにサンプリン
グパルスＰｓを供給することによって、クランプ回路１
１からの信号電流に応じた電荷が容量Ｃｓに蓄積され、
その蓄積電荷に応じた電位がソースフォロア回路１４の
共通のソース接点ｄに現れる。なお、このソース接点ｄ
の電位は、図１で示すスイッチングトランジスタＴｒの
ドレインに供給されるようになっている。

【００４７】次に、上記第１実施例に係る固体撮像素子
の動作を図３のタイミングチャートも参照しながら説明
する。なお、説明の簡単化のため、ＣＤＳ回路５内にお
けるクランプ回路１１及びＳ／Ｈ回路１２の各ソースフ
ォロア回路１３及び１４のゲインを１として説明する。

【００４８】まず、電荷蓄積（露光）時においては、垂
直走査回路３から各画素（ＣＭＤ）１，１・・・をカッ
トオフする低い電圧Ｖａが出力され、各画素１，１・・
・のゲートに印加される。被写体からの光の入射に伴っ
て、光発生正孔が各画素１，１・・・のゲート部に蓄積
されると、各画素１，１・・・の表面電位がそれぞれ蓄
積された光発生正孔に応じて上昇する。

【００４９】そして、水平ブランキング期間ＨＢ中に、
垂直走査回路３にて例えば１行目の画素１，１・・・に
対して上記電圧Ｖａよりも高い読出し用の電圧Ｖｂを供
給する。これによって、１行目の画素１，１・・・が選
択されたことになり、この選択された１行目の画素１，
１・・・の各蓄積電荷に応じた信号電流がそれぞれ負荷
抵抗ＲL に流れ、それによる電圧変化（信号電圧）Ｖ1
（Ｓ1），Ｖ2（Ｓ1）・・・が、対応するＣＤＳ回路５
にそれぞれ入力される。このとき、各ＣＤＳ回路５にお
けるクランプ回路１１のスイッチングトランジスタＴCL
のゲートに制御パルスが印加される。これによって、各
ＣＤＳ回路５に供給された信号Ｖ1（Ｓ1），Ｖ2（Ｓ1）
・・・がクランプ電位ＶCLに保持される。また同時に、
Ｓ／Ｈ回路１２におけるスイッチングトランジスタＴSH
のゲートにサンプリングパルスＰｓが印加され、それに
よって、上記クランプ電位ＶCLに相当する電荷が容量Ｃ
ｓに蓄積される。

【００５０】その後、垂直走査回路３から上記選択され
た１行目の画素１，１・・・に対して、読出し用の電圧
Ｖｂよりも高いリセット電圧Ｖｃが供給される。このリ
セット電位Ｖｃの印加によって、１行目の画素１，１・
・・全部がリセットされる。即ち、１行目の画素１，１
・・・に蓄積されていた光発生正孔が基板側に掃き捨て
られる。

【００５１】その後、再び垂直走査回路３から上記選択
された１行目の画素１，１・・・に対して、読出し用の
電圧Ｖｂが供給される。このとき、選択されている１行
目の画素１，１・・・には、光発生正孔が存在しないの
で、その表面電位は、ゲートに印加される電位によって
変化することとなり、上記読出し時の表面電位よりも低
い値を示す。そのため、この期間に各ＣＤＳ回路５に入
力される電圧レベルＶ1 ，Ｖ2 ・・・は、信号電圧レベ
ルＶ1（Ｓ1），Ｖ2（Ｓ1）・・・よりも高くなり、その
画素を構成するＣＭＤの特性のみに依存したレベル、即
ちその画素の黒レベルＶ1（Ｂ1），Ｖ2（Ｂ1）・・・を
示すことになる。

【００５２】この黒レベルＶ1（Ｂ1），Ｖ2（Ｂ1）・・
・の読出し時、Ｓ／Ｈ回路１２のスイッチングトランジ
スタＴSHのゲートにサンプリングパルスＰｓが印加され
る。このとき、各容量Ｃｓには、黒レベルＶ1（Ｂ1），
Ｖ2（Ｂ1）・・・に相当する電荷量と上記クランプ電位
（信号レベル）ＶCLに相当する電荷量の差、即ち光の入
射によって発生した蓄積電荷に伴う実際の信号電圧Ｖ1
1，Ｖ21・・・に相当する電荷が蓄積されることにな
る。従って、各ＣＤＳ回路５のＳ／Ｈ回路１２には、１
行目の画素１，１・・・に関し、それぞれ対応する画素
１，１・・・の信号量Ｖ11，Ｖ21・・・が保持されるこ
とになる。

【００５３】そして、上記水平ブランキング期間ＨＢ後
の有効水平走査期間Ｈａにおいて、水平走査回路４から
順次選択パルスＰ1 ，Ｐ2 ・・・を出力することによ
り、対応するスイッチングトランジスタＴｒ，Ｔｒ・・
・を順次オンにする。これによって、各ＣＤＳ回路５が
順次選択され、各Ｓ／Ｈ回路１２に保持されている電荷
に応じた信号Ｖ11，Ｖ21・・・が時系列にビデオライン
Ｌに現れることになる。これは、垂直走査回路３にて選
択された１行目の画素１，１・・・中、スイッチングト
ランジスタＴｒがオンになった列の画素１が順次選択さ
れたことと等価であり、その選択された画素１の信号が
ビデオラインＬを介して出力端子φより取り出されるこ
ととなる。即ち、水平ブランキング期間ＨＢ後の有効水
平走査期間Ｈａにおいて、各ＣＤＳ回路５から順次信号
Ｖ11，Ｖ21・・・を読み出すことにより、出力端子φか
ら１行目の画素１，１・・・に関する撮像信号を取り出
すことができる。

【００５４】そして、次の水平ブランキング期間ＨＢに
おいて、今度は２行目の画素１，１・・・が選択され、
上記と同様に、その水平ブランキング期間ＨＢ中に、２
行目の画素１，１・・・に関する信号量Ｖ12，Ｖ22・・
・がそれぞれＳ／Ｈ回路１２に保持される。そして、上
記と同様に、水平ブランキング期間ＨＢ後の有効水平走
査期間Ｈａにおいて、各ＣＤＳ回路５から順次信号Ｖ1
2，Ｖ22・・・を読み出すことにより、出力端子φから
２行目の画素１，１・・・に関する撮像信号を取り出す
ことができる。

【００５５】一般的に述べると、水平ブランキング期間
ＨＢにおいて、ｎ行目の画素１，１・・・を選択し、そ
の水平ブランキング期間ＨＢ中に、ｎ行目の画素１，１
・・・に関する信号量をそれぞれＳ／Ｈ回路１２に保持
し、水平ブランキング期間ＨＢ後の有効水平走査期間Ｈ
ａにおいて、各ＣＤＳ回路５から順次信号を読み出すこ
とにより、出力端子φからｎ行目の画素１，１・・・に
関する撮像信号を取り出すことができる。

【００５６】このように、上記第１実施例に係る固体撮
像素子によれば、信号の読出し動作、リセット動作及び
リセット後の黒レベルの読出し動作という一連の動作
を、水平ブランキング期間ＨＢ中に１回のみ行えばよい
ため、上記一連の動作を非常に低速に行うことが可能と
なり、また、有効水平走査期間Ｈａにおいては、上記一
連の動作を行わず、ただ単に各ＣＤＳ回路５から信号量
を読み出す動作を行うだけでよいため、ビデオラインＬ
の信号処理を出力レートとほぼ速度にて行うことができ
る。従って、固体撮像素子をハイビジョン方式に適用し
た場合においても、その水平ブランキング期間（２．６
μｓ）内において、各画素１，１・・・からの信号を低
速で読出すことができ、出力レートの高速化に伴う動作
不能状態を防止することができる。

【００５７】しかも、上記のように、ビデオラインＬの
信号処理速度の帯域幅を狭くできることから、出力レー
トの高速化に伴って画素１，１・・・から発生する高域
ランダムノイズの高域成分を除去することができ、撮像
信号のＳ／Ｎを向上させることができる。

【００５８】次に、第２実施例に係る固体撮像素子につ
いて図４〜図６を参照しながら説明する。なお、図１〜
図３と対応するものについては同符号を記す。

【００５９】この第２実施例に係る固体撮像素子は、イ
ンターレース走査方式に適用したもので、図４に示すよ
うに、上記第１実施例とほぼ同じ構成を有するが、以下
の点で異なる。即ち、インターレース方式に対応して２
本のビデオラインＬ1 ，Ｌ2が配線されていること。各
垂直信号線ＶＳ1 ，ＶＳ2 ・・・ＶＳn に接続されるＣ
ＤＳ回路５が１つのクランプ回路１１と２つのＳ／Ｈ回
路（第１のＳ／Ｈ回路１２Ａ及び第２のＳ／Ｈ回路１２
Ｂ）にて構成されていること。ＣＤＳ回路５を選択する
スイッチングトランジスタが第１及び第２のＳ／Ｈ回路
１２Ａ及び１２Ｂに対応してそれぞれ２つ（Ｔｒ1 及び
Ｔｒ2 ）ずつ設けられていることである。

【００６０】ここで、上記ＣＤＳ回路５の構成要素の１
つであるクランプ回路１１は、図５に示すように、上記
第１実施例の場合と同様に、結合コンデンサＣ、スイッ
チングトランジスタＴCL及びソースフォロア回路１３に
て構成され、また、第１のＳ／Ｈ回路１２Ａは、第１の
スイッチングトランジスタＴSH1 、第１の容量Ｃｓ1及
び第１のソースフォロア回路１４Ａにて構成され、第２
のＳ／Ｈ回路１２Ｂは、第２のスイッチングトランジス
タＴSH2 、第２の容量Ｃｓ2 及び第２のソースフォロア
回路１４Ｂにて構成されている。第１のスイッチングト
ランジスタＴSH1 のドレイン及び第２のスイッチングト
ランジスタＴSH2 のドレインはそれぞれクランプ回路１
１におけるソースフォロア回路１３の共通のソース接点
ｂに接続されている。なお、第１及び第２のソースフォ
ロア回路１４Ａ及び１４Ｂにおけるそれぞれ共通のソー
ス接点ｄ1 及びｄ2 の電位は、対応するスイッチングト
ランジスタＴｒ1 及びＴｒ2 のドレインに供給されるよ
うになっている。

【００６１】次に、上記第２実施例に係る固体撮像素子
の動作を図６のタイミングチャートも参照しながら説明
する。

【００６２】まず、電荷蓄積（露光）時においては、上
記第１実施例と同様に、垂直走査回路３から各画素（Ｃ
ＭＤ）１，１・・・をカットオフする低い電圧Ｖａが出
力され、各画素１，１・・・のゲートに印加される。被
写体からの光の入射に伴って、光発生正孔が各画素１，
１・・・のゲート部に蓄積されると、各画素１，１・・
・の表面電位がそれぞれ蓄積された光発生正孔に応じて
上昇する。

【００６３】そして、水平ブランキング期間ＨＢの前半
に、垂直走査回路３にて例えば１行目の画素１，１・・
・に対して上記電圧Ｖａよりも高い読出し用の電圧Ｖｂ
を供給する。これによって、１行目の画素１，１・・・
が選択されたことになり、この選択された１行目の画素
１，１・・・の各蓄積電荷に応じた信号電流がそれぞれ
負荷抵抗ＲL に流れ、それによる電圧変化（信号電圧）
Ｖ1（Ｓ1），Ｖ2（Ｓ1）・・・が、対応するＣＤＳ回路
５にそれぞれ入力される。このとき、各ＣＤＳ回路５に
おけるクランプ回路１１のスイッチングトランジスタＴ
CLのゲートに制御パルスＰｃが印加される。これによっ
て、各ＣＤＳ回路５に供給された信号Ｖ1（Ｓ1），Ｖ2
（Ｓ1）・・・がクランプ電位ＶCLに保持される。また
同時に、第１のＳ／Ｈ回路１２Ａにおける第１のスイッ
チングトランジスタＴSH1 のゲートにサンプリングパル
スＰｓ1 が印加され、それによって、上記クランプ電位
ＶCLに相当する電荷が第１の容量Ｃｓ1 に蓄積される。

【００６４】その後、垂直走査回路３から上記選択され
た１行目の画素１，１・・・に対して、読出し用の電圧
Ｖｂよりも高いリセット電圧Ｖｃが供給される。このリ
セット電位Ｖｃの印加によって、１行目の画素１，１・
・・全部がリセットされる。即ち、各画素１，１・・・
に蓄積されていた光発生正孔が基板側に掃き捨てられ
る。

【００６５】その後、再び垂直走査回路３から上記選択
された１行目の画素１，１・・・に対して、読出し用の
電圧Ｖｂが供給され、１行目の画素１，１・・・におけ
る黒レベルＶ1（Ｂ1），Ｖ2（Ｂ1）・・・が、対応する
ＣＤＳ回路５にそれぞれ入力される。このとき、第１の
Ｓ／Ｈ回路１２Ａにおける第１のスイッチングトランジ
スタＴSH1 のゲートにサンプリングパルスＰｓ1 が印加
され、各第１の容量Ｃｓ1 には、黒レベルＶ1（Ｂ1），
Ｖ2（Ｂ1）・・・に相当する電荷量と上記クランプ電位
（信号レベル）ＶCLに相当する電荷量の差、即ち光の入
射によって発生した蓄積電荷に伴う実際の信号電圧Ｖ1
1，Ｖ21・・・に相当する電荷が蓄積されることにな
る。即ち、各ＣＤＳ回路５の第１のＳ／Ｈ回路１２Ａに
は、１行目の画素１，１・・・に関し、それぞれ対応す
る画素１，１・・・の信号量Ｖ11，Ｖ21・・・が保持さ
れることになる。

【００６６】その後、同じ水平ブランキング期間ＨＢの
後半に、垂直走査回路３にて２行目の画素１，１・・・
に対して読出し用の電圧Ｖｂを供給する。これによっ
て、２行目の画素１，１・・・が選択されたことにな
り、この選択された２行目の画素１，１・・・の各蓄積
電荷に応じた信号電流がそれぞれ負荷抵抗ＲL に流れ、
それによる電圧変化（信号電圧）Ｖ1（Ｓ2），Ｖ2（Ｓ
2）・・・が、対応するＣＤＳ回路５にそれぞれ入力さ
れる。このとき、各ＣＤＳ回路５におけるクランプ回路
１１のスイッチングトランジスタＴCLのゲートに制御パ
ルスＰｃが印加される。これによって、各ＣＤＳ回路５
に供給された信号Ｖ1（Ｓ2），Ｖ2（Ｓ2）・・・がクラ
ンプ電位ＶCLに保持される。また同時に、第２のＳ／Ｈ
回路１２Ｂにおける第２のスイッチングトランジスタＴ
SH2 のゲートにサンプリングパルスＰｓ2 が印加され、
それによって、上記クランプ電位ＶCLに相当する電荷が
第２の容量Ｃｓ2 に蓄積される。

【００６７】その後、垂直走査回路３から上記選択され
た２行目の画素１，１・・・に対して、リセット電圧Ｖ
ｃが供給される。このリセット電位Ｖｃの印加によっ
て、２行目の画素１，１・・・全部がリセットされる。

【００６８】その後、再び垂直走査回路３から上記選択
された２行目の画素１，１・・・に対して、読出し用の
電圧Ｖｂが供給され、２行目の画素１，１・・・におけ
る黒レベルＶ1（Ｂ2），Ｖ2（Ｂ2）・・・が、対応する
ＣＤＳ回路５にそれぞれ入力される。このとき、第２の
Ｓ／Ｈ回路１２Ｂにおける第２のスイッチングトランジ
スタＴSH2 のゲートにサンプリングパルスＰｓ2 が印加
され、各第２の容量Ｃｓ2 には、光の入射によって発生
した蓄積電荷に伴う実際の信号電圧Ｖ12，Ｖ22・・・に
相当する電荷が蓄積される。従って、各ＣＤＳ回路５の
第２のＳ／Ｈ回路１２Ｂには、２行目の画素１，１・・
・に関し、それぞれ対応する画素１の信号量Ｖ12，Ｖ22
・・・が保持されることになる。

【００６９】そして、上記水平ブランキング期間ＨＢ後
の有効水平走査期間Ｈａにおいて、水平走査回路４から
順次選択パルスＰ1 ，Ｐ2 ・・・を出力することによ
り、対応するスイッチングトランジスタＴｒ1 ，Ｔｒ2
を順次オンにする。これによって、各ＣＤＳ回路５が順
次選択され、各第１のＳ／Ｈ回路１２Ａに保持されてい
る電荷に応じた信号Ｖ11，Ｖ21・・・が時系列にビデオ
ラインＬ1 に現れ、各第２のＳ／Ｈ回路１２Ｂに保持さ
れている電荷に応じた信号Ｖ12，Ｖ22・・・が時系列に
ビデオラインＬ2 に現れることになる。これは、垂直走
査回路３にて選択された１行目及び２行目の画素１，１
・・・中、対応するスイッチングトランジスタＴｒ1 及
びＴｒ2 がオンになった列の画素１が順次選択されたこ
とと等価であり、その選択された画素１の信号がそれぞ
れビデオラインＬ1 及びＬ2 を介してそれぞれ出力端子
φ1 及びφ2 より取り出されることとなる。即ち、水平
ブランキング期間ＨＢ後の有効水平走査期間Ｈａにおい
て、各ＣＤＳ回路５から順次信号を読み出すことによ
り、各出力端子Ｌ1 及びＬ2 からそれぞれ１行目及び２
行目の画素１，１・・・に関する撮像信号を取り出すこ
とができる。

【００７０】そして、次の水平ブランキング期間ＨＢに
おいて、今度は３行目及び４行目の画素１，１・・・が
選択され、上記と同様に、その水平ブランキング期間Ｈ
Ｂ中に、３行目及び４行目の画素１，１・・・に関する
信号量Ｖ13，Ｖ23・・・及びＶ14，Ｖ24・・・がそれぞ
れ第１のＳ／Ｈ回路１２Ａにおける第１の容量Ｃｓ1及
び第２のＳ／Ｈ回路１２Ｂにおける第２の容量Ｃｓ2 に
それぞれ蓄積される。そして、上記と同様に、水平ブラ
ンキング期間ＨＢ後の有効水平走査期間Ｈａにおいて、
各ＣＤＳ回路５から順次信号Ｖ13，Ｖ23・・・及びＶ1
4，Ｖ24・・・を読み出すことにより、各出力端子φ1
及びφ2 から３行目及び４行目の画素１，１・・・に関
する撮像信号を取り出すことができる。

【００７１】一般的に述べると、水平ブランキング期間
ＨＢにおいて、ｎ行目及びｎ＋１行目の画素１，１・・
・を選択し、その水平ブランキング期間ＨＢ中に、ｎ行
目及びｎ＋１行目の画素１，１・・・に関する信号量を
それぞれ第１のＳ／Ｈ回路１２Ａにおける第１の容量Ｃ
ｓ1 及び第２のＳ／Ｈ回路１２Ｂにおける第２の容量Ｃ
ｓ2 に蓄積し、水平ブランキング期間ＨＢ後の有効水平
走査期間Ｈａにおいて、各ＣＤＳ回路５から順次信号を
読み出すことにより、各出力端子φ1 及びφ2からｎ行
目及びｎ＋１行目の画素１，１・・・に関する撮像信号
を取り出すことができる。

【００７２】このように、第２実施例に係る固体撮像素
子によれば、上記第１実施例と同様に、ハイビジョン方
式に適用した場合においても、画素１，１・・・からの
信号を低速で読出すことができ、出力レートの高速化に
伴う動作不能状態を防止することができる。

【００７３】しかも、上記のように、ビデオラインＬ1
及びＬ2 の信号処理速度の帯域幅を狭くできることか
ら、出力レートの高速化に伴って画素１，１・・・から
発生する高域ランダムノイズの高域成分を除去すること
ができ、撮像信号のＳ／Ｎを向上させることができる。

【００７４】特にこの第２実施例においては、垂直走査
回路３にて時系列に選択されたｎ行目及びｎ＋１行目の
画素１，１・・・における各信号レベルを、１つのクラ
ンプ回路１１にてそれぞれクランプ電位ＶCLに保持する
ようにしているため、従来のように、１本の垂直信号線
に２つのＣＤＳ回路、特に２つのクランプ回路を接続す
る必要がなくなり、１本の垂直信号線ＶＳに対して１個
のクランプ回路１１を接続するだけでよい。従って、固
体撮像素子をインターレース走査方式に適用した場合に
おいて、垂直信号線ＶＳに対応して接続されるＣＤＳ回
路５、特にＣＤＳ回路５を構成するクランプ回路１１の
個数を削減でき、固体撮像素子自体のサイズの小型化及
び製造コストの低廉化を実現させることができる。

【００７５】上記第１及び第２実施例に係る固体撮像素
子においては、その内部増幅型固体撮像素子としてＣＭ
Ｄによる固体撮像素子に適用した例を示したが、その
他、ＡＭＩ、ＳＩＴなどの内部増幅型固体撮像素子にも
適用できる。

【００７６】

【発明の効果】上述のように、本発明に係る固体撮像素
子によれば、多数の画素がマトリクス状に配列された撮
像領域と、行単位に画素を選択する垂直走査回路と、列
単位に画素を選択する水平走査回路とが内蔵された固体
撮像素子において、撮像領域と水平走査回路間に配され
た出力線に、水平画素数分の相関二重サンプリング回路
を接続するようにし、固体撮像素子をノンインターレー
ス走査方式に適用させる際、上記相関二重サンプリング
回路を、水平ブランキング期間中に、上記垂直走査回路
にて選択されたｎ行目の画素における信号レベルを所定
電位に保持するクランプ回路と、上記選択されたｎ行目
の画素におけるリセット後のレベルをサンプル・ホール
ドするサンプル・ホールド回路にて構成するようにした
ので、ハイビジョン方式に対しても画素からの信号を低
速で読出すことができ、出力レートの高速化に伴う動作
不能状態を防止することができる。しかも、出力レート
の高速化に伴って画素から発生する高域ランダムノイズ
の高域成分を除去することができ、撮像信号のＳ／Ｎを
向上させることができる。

【００７７】また、固体撮像素子をインターレース走査
方式に適用させる際、上記相関二重サンプリング回路
を、水平ブランキング期間中に、上記垂直走査回路にて
時系列に選択されたｎ行目及びｎ＋１行目の画素におけ
る各信号レベルをそれぞれ所定電位に保持する１つのク
ランプ回路と、上記選択されたｎ行目の画素におけるリ
セット後のレベルをサンプル・ホールドする第１のサン
プル・ホールド回路と、上記選択されたｎ＋１行目の画
素におけるリセット後のレベルをサンプル・ホールドす
る第２のサンプル・ホールド回路にて構成するようにし
たので、上記効果を奏するほか、垂直信号線に対応して
接続されるＣＤＳ回路、特にＣＤＳ回路を構成するクラ
ンプ回路の個数を削減でき、固体撮像素子自体のサイズ
の小型化及び製造コストの低廉化を実現させることがで
きる。

【図面の簡単な説明】

【図１】本発明に係る固体撮像素子をＣＭＤによる内部
増幅型固体撮像素子に適用した第１の実施例（以下、第
１実施例に係る固体撮像素子と記す）の構成を示す等価
回路図である。

【図２】第１実施例に係る固体撮像素子に接続される相
関二重サンプリング回路（以下、単にＣＤＳ回路と記
す）の構成を示す回路図である。

【図３】第１実施例に係る固体撮像素子の信号処理動作
を示すタイミングチャートである。

【図４】本発明に係る固体撮像素子をＣＭＤによる内部
増幅型固体撮像素子に適用した第２の実施例（以下、第
２実施例に係る固体撮像素子と記す）の構成を示す等価
回路図である。

【図５】第２実施例に係る固体撮像素子に接続されるＣ
ＤＳ回路の構成を示す回路図である。

【図６】第２実施例に係る固体撮像素子の信号処理動作
を示すタイミングチャートである。

【図７】従来例に係る固体撮像素子の構成を示す等価回
路図である。

【図８】従来例に係る固体撮像素子の信号処理動作を示
すタイミングチャートである。

【図９】他の従来例に係る固体撮像素子の構成を示す等
価回路図である。

【符号の説明】

１ 画素（ＣＭＤ） ２ 撮像領域 ３ 垂直走査回路 ４ 水平走査回路 ５ ＣＤＳ回路 １１ クランプ回路 １２，１２Ａ，１２Ｂ Ｓ／Ｈ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数の画素がマトリクス状に配列された
   撮像領域と、行単位に画素を選択する垂直走査回路と、
   列単位に画素を選択する水平走査回路とが内蔵された固
   体撮像素子において、 上記撮像領域と上記水平走査回路間に配された出力線
   に、水平画素数分の相関二重サンプリング回路が接続さ
   れていることを特徴とする固体撮像素子。
2. 【請求項２】 上記相関二重サンプリング回路は、水平
   ブランキング期間中に、上記垂直走査回路にて選択され
   たｎ行目の画素における信号レベルを所定電位に保持す
   るクランプ回路と、上記選択されたｎ行目の画素におけ
   るリセット後のレベルをサンプル・ホールドするサンプ
   ル・ホールド回路にて構成されていることを特徴とする
   請求項１記載の固体撮像素子。
3. 【請求項３】 上記相関二重サンプリング回路は、水平
   ブランキング期間中に、上記垂直走査回路にて時系列に
   選択されたｎ行目及びｎ＋１行目の画素における各信号
   レベルをそれぞれ所定電位に保持する１つのクランプ回
   路と、上記選択されたｎ行目の画素におけるリセット後
   のレベルをサンプル・ホールドする第１のサンプル・ホ
   ールド回路と、上記選択されたｎ＋１行目の画素におけ
   るリセット後のレベルをサンプル・ホールドする第２の
   サンプル・ホールド回路にて構成されていることを特徴
   とする請求項１記載の固体撮像素子。