JP2641802B2 - 撮像装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/41—Extracting pixel data from a plurality of image sensors simultaneously picking up an image, e.g. for increasing the field of view by combining the outputs of a plurality of sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
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- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/7795—Circuitry for generating timing or clock signals
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Description
【０００１】
【産業上の利用分野】本発明は撮像装置に関する。詳し
くは、１画素毎に撮像信号電荷を蓄積してその後に信号
読出しを行なう、蓄積形の赤外線撮像素子を用いた赤外
線撮像装置に関する。
くは、１画素毎に撮像信号電荷を蓄積してその後に信号
読出しを行なう、蓄積形の赤外線撮像素子を用いた赤外
線撮像装置に関する。
【０００２】近年、赤外線撮像素子は画素数の増加を要
求されており、全体の素子形成領域を変えずに画素数を
多くするには、素子の微細化が行なわれ、かつ、素子ピ
ッチを小にする。これに伴い、１画素の面積は小さくな
り、蓄積形の赤外線撮像素子では１画素毎の蓄積可能電
荷量が減少し、感度、及び撮像可能な赤外光強度範囲
（ダイナミックレンジ）が低下する。そこで、多画素化
した場合でも感度及びダイナミックレンジを大きくとり
得るための改善が必要である。
求されており、全体の素子形成領域を変えずに画素数を
多くするには、素子の微細化が行なわれ、かつ、素子ピ
ッチを小にする。これに伴い、１画素の面積は小さくな
り、蓄積形の赤外線撮像素子では１画素毎の蓄積可能電
荷量が減少し、感度、及び撮像可能な赤外光強度範囲
（ダイナミックレンジ）が低下する。そこで、多画素化
した場合でも感度及びダイナミックレンジを大きくとり
得るための改善が必要である。
【０００３】
【従来の技術】図５は従来の一例の構成図を示す。実際
には多数の素子を設けられているが、ここでは図面を簡
略化するために３６素子のみを、更にその一部を省略し
て示す。同図中、１は垂直走査用シフトレジスタ、２は
水平読出し回路で、これらの間に３６個のフォトダイオ
ード３11〜３66がマトリクス状に設けられている。入力
ゲート（ＩＧ）ライン４及び蓄積ゲート（ＳＧ）ライン
５にはＤＣバイアスが印加されている。
には多数の素子を設けられているが、ここでは図面を簡
略化するために３６素子のみを、更にその一部を省略し
て示す。同図中、１は垂直走査用シフトレジスタ、２は
水平読出し回路で、これらの間に３６個のフォトダイオ
ード３11〜３66がマトリクス状に設けられている。入力
ゲート（ＩＧ）ライン４及び蓄積ゲート（ＳＧ）ライン
５にはＤＣバイアスが印加されている。
【０００４】ここで、図６に示すタイミングチャートと
併せてその動作を説明する。図５において、移送ゲート
（ＴＧ）ライン６に移送パルスφＴＧ（図６（Ａ））が
印加されると、フォトダイオード３11〜３66の信号電荷
が同時に蓄積ゲートＳＧに蓄積される。続いて、垂直走
査用シフトレジスタ１からラインアドレス信号φＶ
1 （図６（Ｂ）），φＶ2 （図６（Ｃ）），…，φＶ6
（図６（Ｄ））が出力され、これにより、アドレススイ
ッチ用ゲートＳＷ1 ，ＳＷ2 …が順次オンされ、蓄積ゲ
ートＳＧに蓄積されていた信号電荷がアドレススイッチ
用ゲートＳＷ1 ，…を介して水平読出し回路２に供給さ
れ、ここから出力アンプ８を介して各ライン毎に出力信
号（図６（Ｅ））として出力される。以上の動作が１フ
レームであり、 以下、同様の動作が各フレーム毎に繰
返される。次に、従来の他の一例を説明する。 図１は従
来の他の一例の原理説明図を示す。従来の他の撮像装置
は、図１に示す如く、垂直方向に隣接する２画素３ 11 と
３ 21 、３ 31 と３ 41 、…につき１個の蓄積ゲートＳＧを設
けて該２画素を該蓄積ゲートＳＧを介して１つのアドレ
ス伝送ラインに共通に接続し、かつ、該２画素夫々に奇
フィールド及び偶フィールド交互に蓄積動作を制御する
移送ゲートＴＧ 1 ，ＴＧ 2 ラインを接続し、奇フィール
ド期間において奇ラインの画素３ 11 〜３ 14 ，３ 31 〜３ 34
の電荷蓄積及び読出し、偶フィールド期間において偶ラ
インの画素３ 21 〜３ 24 ，３ 41 〜３ 44 の電荷蓄積及び呼出
しを行なう構成ようにされている。 また、各画素３ 11 〜
３ 44 の読出しライン７ａ〜７ｄの一端に、該読出しライ
ンに残った信号電荷を読出し毎に排出するためのスイッ
チング素子１４を設けられている。 奇フィールド期間に
おいて、移送ゲートＴＧ 1 ラインに移送パルスφＴＧ 1
が印加されると、奇ラインの画素３ 11 〜３ 14 ，３ 31 〜３
34 の信号電荷が同時に蓄積ゲートＳＧに蓄積される。続
いて、アドレス伝送ラインに順次ラインアドレス信号φ
Ｖ 1 ，φＶ 2 が印加されると、蓄積ゲートＳＧに蓄積さ
れていた信号電荷が読出し回路に供給され、ここから画
素奇ライン毎に出力信号として出力される。次に、偶フ
ィールド期間において、移送ゲートＴＧ 2 ラインに移送
パルスφＴＧ 2 が印加されると、偶ラインの画素３ 21 〜
３ 24 ，３ 41 〜３ 44 の信号電荷が蓄積ゲートＳＧに蓄積さ
れ、続いて、アドレス信号φＶ 1 ，φＶ 2 が印加される
と、蓄積ゲートＳＧに蓄積されていた信号電荷が読出し
回路を介して画素偶ライン毎に出力される。 図２は従来
の他の一例の構成図を示し、同図中、図１と同一構成部
分には同一番号を付す。このものも、実際には多数の素
子を設けられているが、図面を簡略化するために３６素
子のみを、さらにその一部を省略して示す。 図２中、１
０は垂直走査用シフトレジスタで、アドレス伝送ライン
にラインアドレス信号φＶ 1 〜φＶ 3 を順次出力するも
ので、同じ画素数であれば、アドレス伝送ラインは従来
の一例の１／２の数に設定される。このとき、蓄積ゲー
トＳＧ，アドレススイッチ用ゲートＳＷも夫々従来の一
例の１／２の数に設定される。 １１は水平読出し回路
で、各ライン毎に順次信号電荷の読出しを行なう。１２
1 ，１２ 2 は移送ゲートラインで、移送パルスφＴ
Ｇ 1 ，φＴＧ 2 が奇フィールド及び偶フィールドで交互
に繰返し出力される。つまり、１フレームの撮像を奇フ
ィールドと偶フィールドとに分けるインターレス動作に
よって行なる。１３はリセットパルスラインで、１ライ
ン分の信号読出し毎にリセットパルスφＲを出力してア
ドレススイッチ用ゲートＳＷに蓄積されている電荷を除
去する。 次に、従来の他の一例の動作を図３に示すタイ
ミングチャートと併せて説明する。 先ず、奇フィールド
において、移送ゲートライン１２，に移送パルスφＴＧ
1 （図３（Ａ））が印加されると、奇ラインのフォトダ
イオード３ 11 〜３ 16 ，３ 31 〜３ 36 ，３ 51 〜３ 56 の信号電
荷が同時に蓄積ゲートＳＧに蓄積される。続いて、垂直
走査用シフトレジスタ１０からラインアドレス信号φＶ
1 （図３（Ｃ）），φＶ 2 （図３（Ｄ）），φＶ 3 （図
３（Ｅ））が出力され、これにより、アドレススイッチ
用ゲートＳＷ 1 ，ＳＷ 2 ，ＳＷ 3 が順次オンとされ、蓄
積ゲートＳＧに蓄積されていた信号電荷がアドレススイ
ッチ用ゲートＳＷ 1 〜ＳＷ 3 を介して水平読出し回路１
１に供給され、ここから出力アンプ８を介してフォトダ
イオード奇ライン毎に出力信号（図３（Ｆ））として出
力される。 このとき、ラインアドレス信号φＶ 1 ，φＶ
2 ，φＶ 3 が出力される直前にリセットパルスφＲ（図
３（Ｇ））が出力され、これにより、リセット用トラン
ジスタ１４がオンとされ、アドレススイッチ用ゲートＳ
Ｗ 1 〜ＳＷ 3 に残る信号電荷がリセット用トランジスタ
１４を介して電源＋Ｖ方向に排出される。 次に、偶フィ
ールドにおいて、移送ゲートライン１２ 2 に移送パルス
φＴＧ 2 （図３（Ｂ））が印加されると、偶ラインのフ
ォトダイオード３ 21 〜３ 36 ，３ 41 〜３ 46 ，３ 61 〜３ 66 の
信号電荷が同時に蓄積ゲートＳＧに蓄積される。奇フィ
ールドの場合と同様に、垂直走査用シフトレジスタ１０
からラインアドレス信号φＶ 1 〜φＶ 3 が出力され、蓄
積ゲートＳＧに蓄積されていた電荷が水平読出し回路１
１に供給され、ここからフォトダイオード偶ライン毎に
出力信号（図３（Ｆ））として出力される。 以上の奇フ
ィールド及び偶フィールドの動作が１フレームであり、
以下、同様の動作が各フレーム毎に繰返される。
併せてその動作を説明する。図５において、移送ゲート
（ＴＧ）ライン６に移送パルスφＴＧ（図６（Ａ））が
印加されると、フォトダイオード３11〜３66の信号電荷
が同時に蓄積ゲートＳＧに蓄積される。続いて、垂直走
査用シフトレジスタ１からラインアドレス信号φＶ
1 （図６（Ｂ）），φＶ2 （図６（Ｃ）），…，φＶ6
（図６（Ｄ））が出力され、これにより、アドレススイ
ッチ用ゲートＳＷ1 ，ＳＷ2 …が順次オンされ、蓄積ゲ
ートＳＧに蓄積されていた信号電荷がアドレススイッチ
用ゲートＳＷ1 ，…を介して水平読出し回路２に供給さ
れ、ここから出力アンプ８を介して各ライン毎に出力信
号（図６（Ｅ））として出力される。以上の動作が１フ
レームであり、 以下、同様の動作が各フレーム毎に繰
返される。次に、従来の他の一例を説明する。 図１は従
来の他の一例の原理説明図を示す。従来の他の撮像装置
は、図１に示す如く、垂直方向に隣接する２画素３ 11 と
３ 21 、３ 31 と３ 41 、…につき１個の蓄積ゲートＳＧを設
けて該２画素を該蓄積ゲートＳＧを介して１つのアドレ
ス伝送ラインに共通に接続し、かつ、該２画素夫々に奇
フィールド及び偶フィールド交互に蓄積動作を制御する
移送ゲートＴＧ 1 ，ＴＧ 2 ラインを接続し、奇フィール
ド期間において奇ラインの画素３ 11 〜３ 14 ，３ 31 〜３ 34
の電荷蓄積及び読出し、偶フィールド期間において偶ラ
インの画素３ 21 〜３ 24 ，３ 41 〜３ 44 の電荷蓄積及び呼出
しを行なう構成ようにされている。 また、各画素３ 11 〜
３ 44 の読出しライン７ａ〜７ｄの一端に、該読出しライ
ンに残った信号電荷を読出し毎に排出するためのスイッ
チング素子１４を設けられている。 奇フィールド期間に
おいて、移送ゲートＴＧ 1 ラインに移送パルスφＴＧ 1
が印加されると、奇ラインの画素３ 11 〜３ 14 ，３ 31 〜３
34 の信号電荷が同時に蓄積ゲートＳＧに蓄積される。続
いて、アドレス伝送ラインに順次ラインアドレス信号φ
Ｖ 1 ，φＶ 2 が印加されると、蓄積ゲートＳＧに蓄積さ
れていた信号電荷が読出し回路に供給され、ここから画
素奇ライン毎に出力信号として出力される。次に、偶フ
ィールド期間において、移送ゲートＴＧ 2 ラインに移送
パルスφＴＧ 2 が印加されると、偶ラインの画素３ 21 〜
３ 24 ，３ 41 〜３ 44 の信号電荷が蓄積ゲートＳＧに蓄積さ
れ、続いて、アドレス信号φＶ 1 ，φＶ 2 が印加される
と、蓄積ゲートＳＧに蓄積されていた信号電荷が読出し
回路を介して画素偶ライン毎に出力される。 図２は従来
の他の一例の構成図を示し、同図中、図１と同一構成部
分には同一番号を付す。このものも、実際には多数の素
子を設けられているが、図面を簡略化するために３６素
子のみを、さらにその一部を省略して示す。 図２中、１
０は垂直走査用シフトレジスタで、アドレス伝送ライン
にラインアドレス信号φＶ 1 〜φＶ 3 を順次出力するも
ので、同じ画素数であれば、アドレス伝送ラインは従来
の一例の１／２の数に設定される。このとき、蓄積ゲー
トＳＧ，アドレススイッチ用ゲートＳＷも夫々従来の一
例の１／２の数に設定される。 １１は水平読出し回路
で、各ライン毎に順次信号電荷の読出しを行なう。１２
1 ，１２ 2 は移送ゲートラインで、移送パルスφＴ
Ｇ 1 ，φＴＧ 2 が奇フィールド及び偶フィールドで交互
に繰返し出力される。つまり、１フレームの撮像を奇フ
ィールドと偶フィールドとに分けるインターレス動作に
よって行なる。１３はリセットパルスラインで、１ライ
ン分の信号読出し毎にリセットパルスφＲを出力してア
ドレススイッチ用ゲートＳＷに蓄積されている電荷を除
去する。 次に、従来の他の一例の動作を図３に示すタイ
ミングチャートと併せて説明する。 先ず、奇フィールド
において、移送ゲートライン１２，に移送パルスφＴＧ
1 （図３（Ａ））が印加されると、奇ラインのフォトダ
イオード３ 11 〜３ 16 ，３ 31 〜３ 36 ，３ 51 〜３ 56 の信号電
荷が同時に蓄積ゲートＳＧに蓄積される。続いて、垂直
走査用シフトレジスタ１０からラインアドレス信号φＶ
1 （図３（Ｃ）），φＶ 2 （図３（Ｄ）），φＶ 3 （図
３（Ｅ））が出力され、これにより、アドレススイッチ
用ゲートＳＷ 1 ，ＳＷ 2 ，ＳＷ 3 が順次オンとされ、蓄
積ゲートＳＧに蓄積されていた信号電荷がアドレススイ
ッチ用ゲートＳＷ 1 〜ＳＷ 3 を介して水平読出し回路１
１に供給され、ここから出力アンプ８を介してフォトダ
イオード奇ライン毎に出力信号（図３（Ｆ））として出
力される。 このとき、ラインアドレス信号φＶ 1 ，φＶ
2 ，φＶ 3 が出力される直前にリセットパルスφＲ（図
３（Ｇ））が出力され、これにより、リセット用トラン
ジスタ１４がオンとされ、アドレススイッチ用ゲートＳ
Ｗ 1 〜ＳＷ 3 に残る信号電荷がリセット用トランジスタ
１４を介して電源＋Ｖ方向に排出される。 次に、偶フィ
ールドにおいて、移送ゲートライン１２ 2 に移送パルス
φＴＧ 2 （図３（Ｂ））が印加されると、偶ラインのフ
ォトダイオード３ 21 〜３ 36 ，３ 41 〜３ 46 ，３ 61 〜３ 66 の
信号電荷が同時に蓄積ゲートＳＧに蓄積される。奇フィ
ールドの場合と同様に、垂直走査用シフトレジスタ１０
からラインアドレス信号φＶ 1 〜φＶ 3 が出力され、蓄
積ゲートＳＧに蓄積されていた電荷が水平読出し回路１
１に供給され、ここからフォトダイオード偶ライン毎に
出力信号（図３（Ｆ））として出力される。 以上の奇フ
ィールド及び偶フィールドの動作が１フレームであり、
以下、同様の動作が各フレーム毎に繰返される。
【０００５】
【発明が解決しようとする課題】一般に、蓄積形の赤外
線撮像素子では、全体の素子形成領域を変えずに多画素
化するためには一画素当りの面積を小さく構成しなけれ
ばならず、このためには蓄積ゲートＳＧの面積を小に形
成しなければならない。この場合、１画素につき、蓄積
ゲートＳＧ以外にも入力ゲートＩＧ，移送ゲートＴＧ，
アドレススイッチ用ゲートＳＷを持つが、これらのゲー
トは微細化に限界があるのである程度以上はその面積を
縮小できず、蓄積ゲートＳＧの面積を小にせざるを得な
い。そこで、蓄積ゲートＳＧの面積を小に形成するのに
伴って蓄積時間Ｔｉｎｔ（図６（Ａ）に示す移送パルス
幅）を短くしなければならない。
線撮像素子では、全体の素子形成領域を変えずに多画素
化するためには一画素当りの面積を小さく構成しなけれ
ばならず、このためには蓄積ゲートＳＧの面積を小に形
成しなければならない。この場合、１画素につき、蓄積
ゲートＳＧ以外にも入力ゲートＩＧ，移送ゲートＴＧ，
アドレススイッチ用ゲートＳＷを持つが、これらのゲー
トは微細化に限界があるのである程度以上はその面積を
縮小できず、蓄積ゲートＳＧの面積を小にせざるを得な
い。そこで、蓄積ゲートＳＧの面積を小に形成するのに
伴って蓄積時間Ｔｉｎｔ（図６（Ａ）に示す移送パルス
幅）を短くしなければならない。
【０００６】従来の一例は、１画素当りに一つの蓄積ゲ
ートＳＧが割当てられている構成であるので、一画素当
りの蓄積ゲートＳＧの面積をそれ程大きくとることがで
きず、この面積に伴って蓄積時間も設定しなければなら
ないので、多画素化した場合には蓄積時間が短くなり、
感度（ＳＮ比）が悪化する問題点があった。蓄積ゲート
ＳＧの面積を小に構成するにも拘わらず蓄積時間を短く
設定しない場合は、高温の撮像対象からの赤外光によっ
て蓄積ゲートＳＧにおいて信号電荷があふれてしまい、
撮像可能な赤外光強度（温度）範囲、つまりダイナミッ
クレンジが制限されてしまう問題点があった。また、従
来の他の一例では、水平読出し回路を全画素に対して１
個設けた構成とされているため、画素数が非常に多い場
合では水平読出し回路を１つのみで構成すると読出しク
ロック周波数を高くとらなければならない等の問題点が
あった。
ートＳＧが割当てられている構成であるので、一画素当
りの蓄積ゲートＳＧの面積をそれ程大きくとることがで
きず、この面積に伴って蓄積時間も設定しなければなら
ないので、多画素化した場合には蓄積時間が短くなり、
感度（ＳＮ比）が悪化する問題点があった。蓄積ゲート
ＳＧの面積を小に構成するにも拘わらず蓄積時間を短く
設定しない場合は、高温の撮像対象からの赤外光によっ
て蓄積ゲートＳＧにおいて信号電荷があふれてしまい、
撮像可能な赤外光強度（温度）範囲、つまりダイナミッ
クレンジが制限されてしまう問題点があった。また、従
来の他の一例では、水平読出し回路を全画素に対して１
個設けた構成とされているため、画素数が非常に多い場
合では水平読出し回路を１つのみで構成すると読出しク
ロック周波数を高くとらなければならない等の問題点が
あった。
【０００７】本発明は、多画素化した場合でも感度を高
く、又、ダイナミックレンジを大きくとり得る撮像装置
を提供することを目的とする。
く、又、ダイナミックレンジを大きくとり得る撮像装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、二次元に配列
された各画素（３ 11 〜３ 44 ）毎に設けられた蓄積ゲート
（ＳＧ）下の蓄積電荷を、垂直方向の複数のアドレス伝
送ラインのうちの１ラインを選択して読出す構成の撮像
装置において、 上記各画素（３ 11 〜３ 44 ）を上下２分割
して２系列とし、該２系列毎に読出し回路（１１ａ，１
１ｂ）を設け、 垂直方向に隣接する２画素（３ 11 と
３ 21 、３ 31 と３ 41 、…）につき１個の蓄積ゲート（Ｓ
Ｇ）を設けて該２画素を該蓄積ゲート（ＳＧ）を介して
１つのアドレス伝送ラインに共通に接続し、かつ、該２
画素夫々に奇フィールド及び偶フィールド交互に蓄積動
作を制御する移送ゲート（ＴＧ 1 ，ＴＧ 2 ）ラインを接
続してなり、 奇フィールド期間において奇ラインの画素
（３ 11 〜３ 14 ，３ 31 〜３ 34 ）の電荷蓄積及び読出し、偶
フィールド期間において偶ラインの画素（３ 21 〜３ 24 ，
３ 41 〜３ 44 ）の電荷蓄積及び読出しを行なう構成として
なることを特徴とする。 また、本発明は、該２系列の読
出し回路（１１ａ，１１ｂ）は、左右に並設し、読出し
転送方向を互いに逆方向にしたことを特徴とする。
された各画素（３ 11 〜３ 44 ）毎に設けられた蓄積ゲート
（ＳＧ）下の蓄積電荷を、垂直方向の複数のアドレス伝
送ラインのうちの１ラインを選択して読出す構成の撮像
装置において、 上記各画素（３ 11 〜３ 44 ）を上下２分割
して２系列とし、該２系列毎に読出し回路（１１ａ，１
１ｂ）を設け、 垂直方向に隣接する２画素（３ 11 と
３ 21 、３ 31 と３ 41 、…）につき１個の蓄積ゲート（Ｓ
Ｇ）を設けて該２画素を該蓄積ゲート（ＳＧ）を介して
１つのアドレス伝送ラインに共通に接続し、かつ、該２
画素夫々に奇フィールド及び偶フィールド交互に蓄積動
作を制御する移送ゲート（ＴＧ 1 ，ＴＧ 2 ）ラインを接
続してなり、 奇フィールド期間において奇ラインの画素
（３ 11 〜３ 14 ，３ 31 〜３ 34 ）の電荷蓄積及び読出し、偶
フィールド期間において偶ラインの画素（３ 21 〜３ 24 ，
３ 41 〜３ 44 ）の電荷蓄積及び読出しを行なう構成として
なることを特徴とする。 また、本発明は、該２系列の読
出し回路（１１ａ，１１ｂ）は、左右に並設し、読出し
転送方向を互いに逆方向にしたことを特徴とする。
【０００９】
【作用】本発明によれば、画素２個につき１つの蓄積ゲ
ートＳＧを設けた構成とされているので、蓄積ゲートＳ
Ｇの面積を、画素１個につき１つの蓄積ゲートを設けた
構成の従来例の２倍に増大でき、これに伴って蓄積時間
を長くでき、従来例に比して感度を高くでき、又、ダイ
ナミックレンジも大きくとり得、また、ラインアドレス
信号φＶ 1 ，φＶ 2 が出力される直前にスイッチング素
子１４がオンされる。これにより、読出しライン７ａ〜
７ｄに残った信号電荷が読出し毎に排出され、ライン間
の画素のクロストークを軽減できるとともに、上半分の
画素からの信号電荷を読出す水平読出し回路、及び、下
半分の画素からの信号電荷を読出す水平読出し回路の２
系統の水平読出し回路により、各系統の読出しクロック
をあまり高くしないで信号の読出が可能となる。
ートＳＧを設けた構成とされているので、蓄積ゲートＳ
Ｇの面積を、画素１個につき１つの蓄積ゲートを設けた
構成の従来例の２倍に増大でき、これに伴って蓄積時間
を長くでき、従来例に比して感度を高くでき、又、ダイ
ナミックレンジも大きくとり得、また、ラインアドレス
信号φＶ 1 ，φＶ 2 が出力される直前にスイッチング素
子１４がオンされる。これにより、読出しライン７ａ〜
７ｄに残った信号電荷が読出し毎に排出され、ライン間
の画素のクロストークを軽減できるとともに、上半分の
画素からの信号電荷を読出す水平読出し回路、及び、下
半分の画素からの信号電荷を読出す水平読出し回路の２
系統の水平読出し回路により、各系統の読出しクロック
をあまり高くしないで信号の読出が可能となる。
【００１０】
【００１１】又、ラインアドレス信号φＶ1 ，φＶ2 が
出力される直前にスイッチング素子１４がオンされる。
これにより、読出しライン７ａ〜７ｄに残った信号電荷
が読出し毎に排出され、ライン間の画素のクロストーク
を軽減できる。
出力される直前にスイッチング素子１４がオンされる。
これにより、読出しライン７ａ〜７ｄに残った信号電荷
が読出し毎に排出され、ライン間の画素のクロストーク
を軽減できる。
【００１２】
【実施例】図４に本発明の一実施例を説明する図を示
す。 本実施例は、図２に示す従来の他の一例の水平読み
出し回路１１、出力アンプ８を２系統にした構成とされ
ており、その他の構成は図２と同一であるので、その説
明は省略する。 本実施例の水平読出し回路１１ａは、全
画素を上下２分割したときの上側の画素に接続され、上
側の画素からだけ電荷を読出し、水平読出し回路１１ｂ
は、全画素を上下２分割したときの下側の画素に接続さ
れ、下側の画素からだけ電荷を読出す構成とされてい
る。この２系統の水平読出し回路１１ａ，１１ｂにより
夫々をあまり高くない読出しクロック周波数で読出すよ
うに構成している。
す。 本実施例は、図２に示す従来の他の一例の水平読み
出し回路１１、出力アンプ８を２系統にした構成とされ
ており、その他の構成は図２と同一であるので、その説
明は省略する。 本実施例の水平読出し回路１１ａは、全
画素を上下２分割したときの上側の画素に接続され、上
側の画素からだけ電荷を読出し、水平読出し回路１１ｂ
は、全画素を上下２分割したときの下側の画素に接続さ
れ、下側の画素からだけ電荷を読出す構成とされてい
る。この２系統の水平読出し回路１１ａ，１１ｂにより
夫々をあまり高くない読出しクロック周波数で読出すよ
うに構成している。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】本実施例は、図４（Ａ）で、水平読出し回
路１１ａにより読み出された上半分の画素からの信号電
荷は出力アンプ８ａに供給される。出力アンプ８ａは、
水平読出し回路１１ａからの供給された信号を増幅して
出力する。 また、図４（Ａ）で、水平読出し回路１１ｂ
により読み出された下半分の画素からの信号電荷は出力
アンプ８ｂに供給される。出力アンプ８ｂは、水平読出
し回路１１ｂからの供給された信号を増幅して出力す
る。 このとき、水平読出し回路１１ａの転送方向と水平
読出し回路１１ｂとの転送方向とを互いに逆向きに設定
されている。このように、水平読出し回路１１ａの転送
方向と水平読出し回路１１ｂとの転送方向とを互いに逆
向きに構成する理由は、もし、図４（Ｂ）に示すように
両者の転送方向は同方向にすると夫々の間隔が広がり、
垂直ライン形成領域の水平方向長さｌ2 が図４（Ａ）に
示す水平方向長さｌ1 に比して長くなり、全体の面積が
大になる等好ましくないからである。以上の本実施例に
よれば、上半分の画素からの信号電荷を読出す水平読出
し回路１１ａ及び出力アンプ８ａ、下半分の画素からの
信号電荷を読出す水平読出し回路１１ｂ及び出力アンプ
８ｂの２系統の水平読出し回路及び出力アンプを設ける
ことにより、各系統の読出しクロックをあまり高くしな
いで信号の読出が可能となる。
路１１ａにより読み出された上半分の画素からの信号電
荷は出力アンプ８ａに供給される。出力アンプ８ａは、
水平読出し回路１１ａからの供給された信号を増幅して
出力する。 また、図４（Ａ）で、水平読出し回路１１ｂ
により読み出された下半分の画素からの信号電荷は出力
アンプ８ｂに供給される。出力アンプ８ｂは、水平読出
し回路１１ｂからの供給された信号を増幅して出力す
る。 このとき、水平読出し回路１１ａの転送方向と水平
読出し回路１１ｂとの転送方向とを互いに逆向きに設定
されている。このように、水平読出し回路１１ａの転送
方向と水平読出し回路１１ｂとの転送方向とを互いに逆
向きに構成する理由は、もし、図４（Ｂ）に示すように
両者の転送方向は同方向にすると夫々の間隔が広がり、
垂直ライン形成領域の水平方向長さｌ2 が図４（Ａ）に
示す水平方向長さｌ1 に比して長くなり、全体の面積が
大になる等好ましくないからである。以上の本実施例に
よれば、上半分の画素からの信号電荷を読出す水平読出
し回路１１ａ及び出力アンプ８ａ、下半分の画素からの
信号電荷を読出す水平読出し回路１１ｂ及び出力アンプ
８ｂの２系統の水平読出し回路及び出力アンプを設ける
ことにより、各系統の読出しクロックをあまり高くしな
いで信号の読出が可能となる。
【００１９】
【発明の効果】本発明によれば、２画素につき１つの蓄
積ゲートを設けたので、蓄積ゲートの面積を従来例の２
倍に増大でき、これに伴って蓄積時間を長くでき、多画
素化した場合でも従来例に比して感度を高くでき、又、
ダイナミックレンジを大きくとり得る。又、読出しライ
ンの一端にスイッチング素子を設けたので、ライン間の
クロストークを軽減できるとともに、上半分の画素から
の信号電荷を読出す水平読出し回路及び下半分の画素か
らの信号電荷を読出す水平読出し回路の２系統の水平読
出し回路を設けることにより、２系統の水平読出し回路
夫々の読出しクロックをあまり高くしないで済む。
積ゲートを設けたので、蓄積ゲートの面積を従来例の２
倍に増大でき、これに伴って蓄積時間を長くでき、多画
素化した場合でも従来例に比して感度を高くでき、又、
ダイナミックレンジを大きくとり得る。又、読出しライ
ンの一端にスイッチング素子を設けたので、ライン間の
クロストークを軽減できるとともに、上半分の画素から
の信号電荷を読出す水平読出し回路及び下半分の画素か
らの信号電荷を読出す水平読出し回路の２系統の水平読
出し回路を設けることにより、２系統の水平読出し回路
夫々の読出しクロックをあまり高くしないで済む。
【図１】従来の他の一例の原理説明図である。
【図２】従来の他の一例の構成図である。
【図３】従来の他の一例の動作タイミングチャートであ
る。
る。
【図４】本発明の一実施例を説明する図である。
【図５】従来の一例の構成図である。
【図６】従来の動作タイミングチャートである。
３11〜３66 フォトトランジスタ（画素） ５ 蓄積ゲートライン ８，８ａ，８ｂ 出力アンプ １０ 垂直走査用シフトレジスタ １１，１１ａ，１１ｂ 水平読出し回路 １２1 ，１２2 移送ゲートライン １３ リセットパルスライン １４ リセット用トランジスタ（スイッチング素子） ＳＧ 蓄積ゲート ＴＧ1 ，ＴＧ2 移送ゲート ＩＧ 入力ゲート ＳＷ1 〜ＳＷ3 アドレススイッチ用ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 雄一郎 神奈川県川崎市川崎区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭51−58813（ＪＰ，Ａ) 特開 昭63−194360（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 二次元に配列された各画素（３11〜
３44）毎に設けられた蓄積ゲート（ＳＧ）下の蓄積電荷
を、垂直方向の複数のアドレス伝送ラインのうちの１ラ
インを選択して読出す構成の撮像装置において、上記各画素（３ 11 〜３ 44 ）を上下２分割して２系列と
し、該２系列毎に読出し回路（１１ａ，１１ｂ）を設
け、 垂直方向に隣接する２画素（３11と３21、３31と３41、
…）につき１個の蓄積ゲート（ＳＧ）を設けて該２画素
を該蓄積ゲート（ＳＧ）を介して１つのアドレス伝送ラ
インに共通に接続し、かつ、該２画素夫々に奇フィール
ド及び偶フィールド交互に蓄積動作を制御する移送ゲー
ト（ＴＧ1 ，ＴＧ2 ）ラインを接続してなり、 奇フィールド期間において奇ラインの画素（３11〜
３14，３31〜３34）の電荷蓄積及び読出し、偶フィール
ド期間において偶ラインの画素（３21〜３24，３41〜３
44）の電荷蓄積及び読出しを行なう構成としてなること
を特徴とする撮像装置。 - 【請求項２】 該２系列の読出し回路（１１ａ，１１
ｂ）は、左右に並設し 、読出し転送方向を互いに逆方向
にしたことを特徴とする請求項１の撮像装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408026A JP2641802B2 (ja) | 1990-12-27 | 1990-12-27 | 撮像装置 |
| US07/811,366 US5227887A (en) | 1990-12-27 | 1991-12-20 | Two-dimensional image sensing device for having a storage gate for plural photo detectors |
| DE69129183T DE69129183D1 (de) | 1990-12-27 | 1991-12-23 | Zweidimensionale Bildaufnahmevorrichtung für mehrfaches Verschachteln mit einer ladungsgekoppelten Vorrichtung |
| EP91122171A EP0492597B1 (en) | 1990-12-27 | 1991-12-23 | A two dimensional image sensing device for plural interlacing, having a charge-coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408026A JP2641802B2 (ja) | 1990-12-27 | 1990-12-27 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225686A JPH04225686A (ja) | 1992-08-14 |
| JP2641802B2 true JP2641802B2 (ja) | 1997-08-20 |
Family
ID=18517534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408026A Expired - Fee Related JP2641802B2 (ja) | 1990-12-27 | 1990-12-27 | 撮像装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5227887A (ja) |
| EP (1) | EP0492597B1 (ja) |
| JP (1) | JP2641802B2 (ja) |
| DE (1) | DE69129183D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600574B2 (ja) * | 1993-05-13 | 1997-04-16 | 日本電気株式会社 | 固体撮像素子およびその駆動方法 |
| CA2216136C (en) * | 1995-04-07 | 2003-09-16 | Litton Systems Canada Limited | Read-out circuit for active matrix imaging arrays |
| US6452633B1 (en) | 1998-02-26 | 2002-09-17 | Foveon, Inc. | Exposure control in electronic cameras by detecting overflow from active pixels |
| US6097022A (en) * | 1998-06-17 | 2000-08-01 | Foveon, Inc. | Active pixel sensor with bootstrap amplification |
| US6410899B1 (en) | 1998-06-17 | 2002-06-25 | Foveon, Inc. | Active pixel sensor with bootstrap amplification and reduced leakage during readout |
| US6246043B1 (en) | 1998-09-22 | 2001-06-12 | Foveon, Inc. | Method and apparatus for biasing a CMOS active pixel sensor above the nominal voltage maximums for an IC process |
| US6697114B1 (en) | 1999-08-13 | 2004-02-24 | Foveon, Inc. | Triple slope pixel sensor and arry |
| US6809768B1 (en) | 2000-02-14 | 2004-10-26 | Foveon, Inc. | Double slope pixel sensor and array |
| US6882367B1 (en) | 2000-02-29 | 2005-04-19 | Foveon, Inc. | High-sensitivity storage pixel sensor having auto-exposure detection |
| WO2002027763A2 (en) | 2000-09-25 | 2002-04-04 | Foveon, Inc. | Active pixel sensor with noise cancellation |
| US6525304B1 (en) | 2000-11-28 | 2003-02-25 | Foveon, Inc. | Circuitry for converting analog signals from pixel sensor to a digital and for storing the digital signal |
| FR2855326B1 (fr) * | 2003-05-23 | 2005-07-22 | Atmel Grenoble Sa | Capteur d'image matriciel en technologie cmos |
| DE102007045448A1 (de) | 2007-09-24 | 2009-04-02 | Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg | Bildsensor |
| US8363018B2 (en) * | 2009-03-19 | 2013-01-29 | Au Optronics Corporation | Integrated touch panel and method for making same |
| US10403656B2 (en) * | 2016-07-14 | 2019-09-03 | Purdue Research Foundation | Energy harvesting configurable image sensor |
| CN108735182B (zh) * | 2018-05-04 | 2021-04-09 | 京东方科技集团股份有限公司 | 一种感光电路及其驱动方法、显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158813A (ja) * | 1974-11-20 | 1976-05-22 | Hitachi Ltd | |
| JPS593066B2 (ja) * | 1975-09-18 | 1984-01-21 | ソニー株式会社 | コタイサツゾウタイ |
| GB2150390B (en) * | 1983-10-18 | 1987-04-29 | Hitachi Ltd | Reducing vertical smears generated in solid state image sensors |
| JPS60183881A (ja) * | 1984-03-01 | 1985-09-19 | Mitsubishi Electric Corp | 固体撮像素子 |
| US4805026A (en) * | 1986-02-18 | 1989-02-14 | Nec Corporation | Method for driving a CCD area image sensor in a non-interlace scanning and a structure of the CCD area image sensor for driving in the same method |
| JPS6386974A (ja) * | 1986-09-30 | 1988-04-18 | Nec Corp | 電荷転送撮像素子とその駆動方法 |
| JPH0831586B2 (ja) * | 1987-02-09 | 1996-03-27 | 富士通株式会社 | 半導体装置 |
| JPH01106676A (ja) * | 1987-10-20 | 1989-04-24 | Mitsubishi Electric Corp | 固体イメージセンサ |
| US4949183A (en) * | 1989-11-29 | 1990-08-14 | Eastman Kodak Company | Image sensor having multiple horizontal shift registers |
-
1990
- 1990-12-27 JP JP2408026A patent/JP2641802B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-20 US US07/811,366 patent/US5227887A/en not_active Expired - Fee Related
- 1991-12-23 EP EP91122171A patent/EP0492597B1/en not_active Expired - Lifetime
- 1991-12-23 DE DE69129183T patent/DE69129183D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0492597A3 (ja) | 1994-02-23 |
| EP0492597B1 (en) | 1998-04-01 |
| DE69129183D1 (de) | 1998-05-07 |
| JPH04225686A (ja) | 1992-08-14 |
| EP0492597A2 (en) | 1992-07-01 |
| US5227887A (en) | 1993-07-13 |
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