JPH0421058A - サブプロセッサプログラムローディング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メインプロセッサとサブプロセッサを備えた
情報処理装置におけるサブプロセッサのプログラムロー
ディング方式に関する。

〔従来の技術〕

情報処理装置の立ち上げ手順の従来例には、まず、Ｈ／
Ｗの初期診断を行ない、Ｈ／Ｗに異常がないことを確認
し、その後、情報処理装置で実行する処理プログラムを
ローディングする方式がある。通常、ここで初期診断プ
ログラムとローディングプログラムは、Ｈ／Ｗ障害とＳ
／Ｗ障害を分離し易くするために、ＲＯＭに内蔵する。

一方、情報処理装置で、種々の機能を実現したり、個々
の処理を高速化するために、複数のプロセッサを設け、
分散処理を行なうようになってきている。複数のプロセ
ッサは、通常、個々の処理を行なうサブプロセッサと全
体制御およびサブプロセッサを管理するメインプロセッ
サで構成する。

ここで、各々のプロセッサの環境、特に、プロセッサ自
身の動作は、他のプロセッサからは、検証できないので
、各々のプロセッサで診断するのが適当である。しかし
、各々のプロセッサに診断プログラム、および、ローデ
ィングプログラムを常駐させるＲＯＭを設けると、Ｈ／
Ｗの部品数が増え、小型化、低コスト化の妨げとなる。

これを解決するために、ＲＯＭをメインプロセッサのみ
に設け、情報処理装置の診断、および、サブプロセッサ
の処理プログラムのローディングを行なう方式の一例と
して、特開平１−１３０２５０号公報に開示されている
「メモリ転送方式」が挙げられる。

この方式では、双方のプロセッサの間に、双方のプロセ
ッサよりアクセス可能なニボートＲＡＭを設ける。メイ
ンプロセッサは、メインプロセッサ側のＲＯＭから、予
め常駐させであるサブプロセッサの処理プログラムを、
ニポートＲＡＭに転送する。一方、サブプロセッサは、
装置のパワーオンリセットが保持されたままになってい
るので、動作していない。そこで、メインプロセッサが
サブプロセッサを起動する信号を発生すると、サブプロ
セッサのリセット信号は解除され、サブプロセッサは動
作を開始する。ここで、サブプロセッサ側からのメモリ
マツプには、ニポートＲＡＭがＯ番地から割り当てられ
ており、先程、メインプロセッサが転送したプログラム
を実行する。このプログラムは、サブプロセッサで行な
う処理プログラムとこの処理プログラムをニポートＲＡ
Ｍからサブプロセッサ側のＲＡＭへ転送するローダから
構成する。従って、サブプロセッサは、まず、ローダを
実行して処理プログラムをニボートＲＡＭから自ＲＡＭ
へ転送し、次に、実行アドレスを二ボートＲＡＭから自
ＲＡＭへ変更し、処理プログラムの実行へ移る。この様
にして、サブプロセッサ側のＲＯＭを削除したシステム
構成で複プロセッサを動作させていた。

〔発明が解決しようとする課題〕

この従来技術では、メインプロセッサからサブプロセッ
サへ引き渡す処理プログラムに、サブプロセッサ環境の
診断プログラムを加えることにより、サブプロセッサが
、診断プログラムに従ってサブプロセッサ環境を診断す
ることは可能である。

しかし、サブプロセッサのプログラムのローディングに
ついて、以下の三つの問題があった。

（１）メインプロセッサが、サブプロセッサのプログラ
ムをニボートＲＡＭに書き込むので、その分メインプロ
セッサの処理が専有され負荷がかかる。

（２）サブプロセッサの処理プログラムのローディング
は、メインプロセッサ側からニポートＲＡＭへ、ニポー
トＲＡＭからサブプロセッサ側ＲＡＭへとコロのコピー
によって行なわれるので、処理時間がかかる。

（３）サブプロセッサに行なわせる処理を変更するため
に、サブプロセッサの処理プログラムを入れ替える時に
も、（１）、　（２）と同様な負荷が発生する。

また、情報処理装置の高機能／高性能化に伴い、診断す
るＨ／Ｗも増え、診断プログラムが大型化してきている
。従って、診断プログラムと処理プログラムを合わせた
プログラムに対するメモリ容量も増大させなければなら
なかった。

本発明の目的は、サブプロセッサ側のＲＡＭの有効活用
を図りながら、メインプロセッサに負荷をかけずに、高
速にサブプロセッサのプログラムの入れ替えを可能にす
るサブプロセッサプログラムローディング方式を提供す
ることにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、メインプロセッ
サバスとサブプロセッサバスをコントロールで接続する
。コントローラには、まずメインプロセッサのコマンド
により、サブプロセッサに対するリセット信号をアクテ
ィブにしたり、インアクティブにしたりするサブプロセ
ッサの起動／停止手段（リセット手段）を設ける。さら
に、メインプロセッサが、サブプロセッサ側のＲＡＭに
サブプロセッサのプログラムを、直接、書き込めるよう
に、また、サブプロセッサが、メインプロセッサ側のメ
モリ、または、Ｉｌｏより、サブプロセッサのプログラ
ムを、直接、読み出せるようにするために、コントロー
ラに各々、メインプロセッサにサブプロセッサ側のＲＡ
Ｍをマツピングし、メインプロセッサがサブプロセッサ
バスをアクセスできるようにし、また、サブプロセッサ
にメインプロセッサ側のＲＡＭ、または、Ｉｌｏをマツ
ピングし、サブプロセッサがメインプロセッサバスをア
クセスできるようにしたバス制御手段を設ける。

そして、初期診断プログラムとローディングプログラム
を別々にし、初期診断時のみ、初期診断プログラムをサ
ブプロセッサのＲＡＭに置き、それ以外の時は、ローデ
ィングプログラムをサブプロセッサのＲＡＭに常駐させ
るようにしたものである。

〔作用〕

情報処理装置が電源投入されるとメインプロセッサ、サ
ブプロセッサ共にリセットされる。ここで、サブプロセ
ッサは、コントローラのリセット手段により、リセット
状態に保たれ、サブプロセッサバスに対しハイインピー
ダンス状態となる。

従って、メインプロセッサは、コントローラを介してサ
ブプロセッサバスをアクセス可能となる。

そこで、メインプロセッサは、サブプロセッサの診断プ
ログラムをサブプロセッサ側のＲＡＭの先頭から書き込
む。そして、サブプロセッサ起動コマンドを発行すると
、コントローラのリセット手段が、サブプロセッサのリ
セットを解除する。これにより、サブプロセッサは、診
断プログラムに従って、サブプロセッサ環境を診断する
。

次に、メインプロセッサは、サブプロセッサを、再び、
リセットし、ローディングプログラムをサブプロセッサ
のＲＡＭの先頭から書き込む。そして、再び、サブプロ
セッサを起動し、サブプロセッサにローディングするプ
ログラムの具体的なアドレス、サイズを指示する。サブ
プロセッサは、メインプロセッサの指示に従い、ローデ
ィングプログラムにより、処理プログラムをメインプロ
セッサ側のＲＡＭ、または、Ｉｌｏよりローディングプ
ログラムの後からコーディングし、処理プログラムの実
行に移る。ここで、コントローラは、サブプロセッサが
メインプロセッサバスをアクセスするためのバス制御を
行なう。

サブプロセッサに他の処理を行なわせる場合、メインプ
ロセッサは、サブプロセッサを、再び、リセットし、そ
の後、再起動する。従って、サブプロセッサは、ローデ
ィングプログラムから再実行し、メインプロセッサから
のローディングプログラムの内容指示を待つ。メインプ
ロセッサは、新しい処理プログラムのアドレス、サイズ
をサブプロセッサに指示する。これにより、サブプロセ
ッサは、先程と同様に処理プログラムをローディングし
て実行する。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。第１
図は、本発明のシステイムを表わすブロック図であり、
システム装置全体の制御を司どるメインプロセッサ１、
診断プログラム、および、ローダを格納するＲＡＭ２、
処理プログラムを格納するＲＡＭ３、各種ｌ１０４、お
よび、これらを接続するメインプロセッサバス９から構
成されるメインプロセッサｌ側とシステムの一部の処理
を分担して実行するサブプロセッサ６、サブプロセッサ
６の処理プログラムを格納するＲＡＭ７、各種ｌ１０８
、および、これらを接続するサブプロセッサバス１０よ
り構成されるサブプロセッサ側をコントローラ５で接続
したものである。コントローラ５は、システム装置のパ
ワーオンリセット、または、メインプロセッサ１による
リセットコマンドによって、サブプロセッサ６に対しリ
セット信号１４を発生し、メインプロセッサ１によるサ
ブプロセッサ６の起動コマンドによって、サブプロセッ
サ６に対するリセット信号１４を解除するリセット制御
部１１、メインプロセッサ１がサブプロセッサバス１ｏ
上のハードウェアをアクセスすることを可能にする。ま
たは、サブプロセッサ６がメインプロセッサバス９上の
ハードウェアをアクセスすることを可能にするバス制御
部１２、および、メインプロセッサ１からサブプロセッ
サ６へ指示する命令やサブプロセッサ６からメインプロ
セッサ１へ報告する結果等の情報交換を司どるＳ／Ｗイ
ンタフェイス制御部１３を設けたものである。第２図は
、実施例で用いるリセット制御部１１の回路図である。

Ｄフリップフロップ１６は、Ｔ端子の入力が（Ｌ　１　
レベルからｌ　Ｈｊレベルへ変化した時のＤ端子の入力
をＱ端子に出力する。ここでＤ端子入力は、常に、ｄ　
Ｈｊ　レベルに固定されている。Ｒ端子の入力がｌ　Ｌ
　１　レベルになると、Ｔ端子およびＤ端子の入力に関
係なく、Ｑ端子の出力は、′Ｌルベルとなる。アドレス
デコーダ１５は、メインプロセッサ１のアクセスしてい
るアドレス出力をデコードし、アドレスがサブプロセッ
サ６の起動コマンドのアドレスであれば、信号線１８を
１　Ｌ　１　レベルにし、アクセス終了後、Ｉ　Ｈｌ　
　レベルにする。また、アドレスがサブプロセッサ６の
リセットコマンドのアドレスであれば、信号線１９をｌ
　Ｌ　１　レベルにする。

論理和回路１７は、信号１９．または、信号線２ｏが（
Ｌ　ｌ　レベルの場合に、信号線２１にｌ　Ｌ　ルベル
を出力し、信号ｓ４９，２０が共にｌ　Ｈルベルの時の
み信号線２１にｌ　Ｈｌ　レベルを出力する。信号線２
０は、システム装置のリセット信号で、システム立ち上
げ時にＩ　Ｌ　ｊ　レベルとなる。

プロセッサ１およびサブプロセッサ６は、それぞれ、信
号線２ｏおよび信号線１４がｔ　Ｌ　＋　レベルの時に
リセットされる。第３図は、それぞれ、メインプロセッ
サ１とサブプロセッサ６のメモリマツプである。メイン
プロセッサ１は。メインプロセッサバス９上のハードウ
ェアをＯ〜７ＦＦＦ（）Ｉ）番地で、サブプロセッサバ
ス１０上のハードウェアを５ｏｏｏ〜Ｆ　Ｆ　Ｆ　Ｆ　
（）ｌ）番地でアクセスするように割り付ける。サブプ
ロセッサ６は、サブプロセッサバス１０上のハードウェ
アをＯ〜３ＦＦＦ　（Ｈ）番地で、メインプロセッサバ
ス９上のハードウェアを４０００〜７　Ｆ　Ｆ　Ｆ　（
Ｈ）番地でアクセスするように割り付ける。メインプロ
セッサ１がサブプロセッサバス１０をアクセスするため
のバス制御部１２の回路図を第４図に示す、ここでメイ
ンプロセッサバス９とサブプロセッサバス１０は各々、
アドレスバスが１６ビツト、データバスが８ビツト、コ
ントロールバスが、バスアクセス中を示すＣ８信号、ラ
イトアクセス中を示すＷＲ倍信号ＲＤアクセス中を示す
ＲＤ倍信号ら構成する。コントロール信号は、　′Ｌル
ベルでアクティブ、′Ｈルベルでインアクティブとなる
。論理積回路３８は、メインプロセッサバス９のＯ８信
号２２、ＲＥＳＥＴ信号１４が共に“Ｌルベルで、かつ
、Ａ１５（アドレスバスの２１５ビツト）２３が゛Ｈル
ベルの時に信号線３０にｔ　Ｌ　ｒ　レベルを出力する
。反転回路３９はＡ、、２３の値を反転して信号線４９
に出力する。トライステートバッファ４０，４１．４２
は、信号線３０が′Ｌルベルの時、各々、信号線４９、
メインプロセッサバス９のＡ工、２４．Ａｏ２５の値を
サブプロセッサバス１０のＡ工、３１　、　Ａ１，３２
．　ＡＤ３３に出力する。メインプロセッサバス９のア
ドレスバス２１３〜２１ビツトも同様にしてサブプロセ
ッサバス１０のアドレスバス２１３〜２１ビツトに出力
する。論理積回路４３．４４は各々メインプロセッサバ
ス９のＷＲ信号２６、ＲＤ信号２７が′Ｌルベルで、か
つ、信号線３０が′Ｌルベルの場合に信号線３４．３５
に（Ｌ　′　レベルを出力する。トライステートバッフ
ァ４．５．４７は、信号線３４がＩ　Ｌ　＋　レベルの
時に、各々メインプロセッサバス９のデータバスの２７
ビツト：Ｄ７２８゜２″ビット：Ｄ、２９の値をサブプ
ロセッサバス１０のデータバスのＤ７３６．Ｄｏ３７に
出力する。

トライステートバッファ４６．４８は、信号線３５がＩ
　Ｌ　ｌ　レベルの時に各々、サブプロセッサバス１０
のり、３６．Ｄｏ３７の値をメインプロセッサバス９の
Ｄ７２８．Ｄ０２９に出力する。データバスの２Ｇ〜２
１ビツトについても同様である。

以上をまとめると、リセット制御部１１からＲＥＳＥＴ
信号１４がアサートされている時に、メインプロセッサ
バス９側から８０００−ＦＦＦＦ（Ｈ）のアドレス範囲
のアクセスをするとサブプロセッサバス１０側に各信号
が出力される。但し、Ａ□。

３１はｔ　Ｌ　＋　レベルであり、リード動作の時は。

データバスについては、サブプロセッサバス１゜の値が
メインプロセッサバス９へ出力される。このようにして
サブプロセッサバス９のハードウェアをメインプロセッ
サ１でアクセスすることができる。サブプロセッサ６が
、メインプロセッサバス９をアクセスするためのバス制
御部１２の回路図を第５図に示す。バス制御部１２の全
体は、第４図に示す回路と第５図に示す回路から構成す
る。

論理積回路９４は、Ｃ８信号３０がｌ　Ｌ　＋　レベル
で、Ａｉ、３２が１１′の時にｔ　Ｌ　＋　レベルを信
号線９０に出力する。論理積回路９５は、信号線９０が
ｌ　Ｌ　７　レベルで、ＢＵＳＡＣＫ信号８６がｌ　Ｌ
　７　レベルの時に信号線９１にＪ　Ｌ　＋　レベルを
出力する。ここで、：５ｕＳＲＥＱ信号９０はメインプ
ロセッサ１に対して（Ｌ　＋　レベルでバス権を要求す
るものである。メインプロセッサ１は、ＢＵＳＲＥＱ信
号９０がｔ　Ｌ　＋　レベルになると、現在、実行して
いる自アクセスが終了後、メインプロセッサ１の出力端
子を全てハイインピーダンス状態にして、ＢＵＳＡＣＫ
信号８６を（Ｌ　ｐ　レベルにしてバス権を渡す。また
、メインプロセッサ１は、ＢＵＳＲＥＱ信号９０がｌ　
ＨＩ　レベルになると、バス権譲渡先のアクセスが終了
したと判断し、ＢＵＳＡＣＫ信号８６をｌ　Ｈｊ　レベ
ルにして、自アクセスを再開する。反転回路９７．９８
は、Ａ工、３１．Ａ１４３２の値を、それぞれ、反転し
て、信号線９２．９３に出力する。トライステートバッ
ファ９９〜１０２は、信号線９１がｌ　Ｌ　ルベルの時
、各々、信号線９２，９３．Ａ、、８９およびＡ０３３
の値をＡ□、２３．Ａ１，２４．Ａｉ□８８、およびＡ
Ｉ、２５に出力する。サブプロセッサバス１０のアドレ
スバスの２１２〜２１ビツトの値も同様にメインプロセ
ッサバス９のアドレスバスの２１２〜２１ビツトに出力
する。論理積回路１０３．１０４は、各々信号線９１が
ｌ　Ｌ　７　レベルで、ＷＲ信号３４がＩ　Ｌ　＋　レ
ベル、ＲＤ信号３５がＪ　Ｌ　ｌ　レベルの時、信号線
２６．２７にｔ　Ｌ　Ｊ　レベルを出力する。トライス
テートバッファ１０５，１０７は、信号線２６が′Ｌル
ベルの時に、Ｄ７３６．Ｉ）、３７の値をり、２８．Ｄ
。

２９へ出力する。サブプロセッサバス１０のデータバス
の２ｒ″〜２１ビツトの値も同様に、メインプロセッサ
バス９のデータバスの２６〜２１ビツトに出力する。ト
ライステートバッファ１０６゜１０８は、信号線２７が
ｌ　Ｌ　＋　レベルの時に、Ｄ、２８．Ｄｏ２７の値を
Ｄ７３６．Ｄ、３７へ出力する。この時、メインプロセ
ッサバス９のデータバスの２’〜２１ビツトの値は、同
様に、サブプロセッサバスｌＯのデータバスの２６〜２
１ビツトに出力する。以上をまとめると、サブプロセッ
サバス１ｏから５４０００−７ＦＦＦ（＋（）（７）７
ドレスがアクセスされると、メインプロセッサ１に対し
、ＢＵＳＲＥＱ信号９０をアサートする。これに対しメ
インプロセッサ１がＢＵＳＡＣＫ信号８６をアサートし
てくるとサブプロセッサバス１０の値をメインプロセッ
サバス９八出力する。但し、アドレスバスの２１　Ｇ　
、　２１４ビツトは反転する。これによって、サブプロ
セッサバス１０の４０００〜５　Ｆ　Ｆ　Ｆ　（Ｈ）番
地で、メインプロセッサバス９上のＲＡＭ３　（１００
０〜２　Ｆ　Ｆ　Ｆ　（）Ｉ）番地）がアクセスできる
。また、ＷＲ信号３４が１　Ｌ　＋　レベルの時、サブ
プロセッサバス１０のデータバスの値をメインプロセッ
サバス９のデータバスへ出力し、ＲＤ信号３５が、ｌ　
Ｌ　＋　レベルの時、メインプロセッサバス９のデータ
バスの値をサブプロセッサバス１０のデータバスへ出力
する。第６図にＳ／Ｗインターフェイス制御部１３の構
成を示す。

メインプロセッサ１からサブプロセッサ６へ渡す情報を
十六個のコマンドレジスタ６２とフラグ八６１で実現す
る。メインプロセッサ１は、コマンドレジスタ６２の任
意のレジスタに書き込みができ、フラグＡ６１を′１′
に設定できる。サブプロセッサ６は、コマンドレジスタ
６２、フラグＡ６１を読み呂すことかでき、フラグＡ６
１に′０′を設定できる。また、サブプロセッサ６から
メインプロセッサ１へ渡す情報も十六個のステータスレ
ジスタ６４とフラグＢ６３で実現する。サブプロセッサ
６は、ステータスレジスタ６４の任意のレジスタに書き
込みができ、フラグＢ６３を１″に設定できる。メイン
プロセッサ１は、ステータスレジスタ６４、フラグＢ６
３を読み出すことができ、フラグＢ６３をｔ　Ｏｙに設
定することができる。

以下、本発明の制御手順を第７図のフローチャート、第
８図のメモリの内容を用いて説明する。

まず、システム立ち上げ時には、システム装置からリセ
ット信号２０が供給され、サブプロセッサ６はリセット
状態となり、メインプロセッサ１からサブプロセッサバ
ス１０がアクセス可能状態となる（ステップ１３２）。

メインプロセッサ１は、リセットされ、以下Ｏ番地のＲ
ＯＭ２のプログラム１５３に従って処理を実行する。ま
ず、メインプロセッサバス９上のハードウェア（ＲＡＭ
３゜Ｉ　１０４）を診断する（ステップ１３３，１３４
）。

サブプロセッサバス１０上のＲＡＭ７を診断する（ステ
ップ１３５）。サブプロセッサ６用の診断プログラム１
５４をＲＯＭ２より読み出し、ＲＡＭ７に書き込む（ス
テップ１３６）。サブプロセッサ６の起動コマンドを発
行する。これをリセット制御部１１が受けて、リセット
信号１４を解除する（ス、テップ１３７）。これによっ
て、サブプロセッサ６は起動され、Ｏ番地からのＲＡＭ
７上の診断プログラム１５４を実行して、サブプロセッ
サバス１０上のハードウェアを診断する（ステップ１３
８）。そして、サブプロセッサ６は、ステータスレジス
タ６４の第零バイト目に診断終了コード（＝ＣＯＨ）、
第一バイト目に正常終了コード（、＝ＯＯＨ）を書き込
み、フラグＢ６３を１″に設定する（ステップ１３９）
。メインプロセッサ１は、フラグＢ６３が１１′になる
とステータスレジスタ６４を読み込み、第零、第−バイ
ト目がＣＯＯＯＨであることを確認し、フラグＢ６３を
０″に設定する（ステップ１４０）。

ここで、メインプロセッサ１は、サブプロセッサ６のリ
セットコマンドを発行し、再び、サブプロセッサ６をリ
セット状態にする（ステップ１４１）。そして、サブプ
ロセッサ６用のローディングプログラム１５５をＲＯＭ
２より読み出し、ＲＡＭ７へ書き込む。この時、ローデ
ィングプログラム１５５は、診断プログラム１５４に上
書きする（ステップ１４２）。メインプロセッサ１は、
再び、サブプロセッサ６起動コマンドを発行してサブプ
ロセッサ６を起動する（ステップ１４３）。

そして、コマンドレジスタ６２の第一バイト目にローデ
ィングコマンドコード（＝ＯＯＨ）、第六。

第七バイト目、第八、第九バイト目にそれぞれ、サブプ
ロセッサ６の処理プログラム１５７の格納アドレスとバ
イト長を書き込み、フラグＡ６１を１″に設定する（ス
ップ１４４）。一方、サブプロセッサ６は、コマンド待
ち状態となり、フラグＡ６１が１１′になると、コマン
ドレジスタ６２を読み込み、フラグＡ６１を′Ｏ′に設
定する（ステップ１４５）。そして、読み込んだコマン
ドレジスタ６２の第六、第七バイト目で指定されたアド
レスから、第八、第九バイト目で指定されたバイト長分
の処理プログラム１５７をＲＡＭ７のローディングプロ
グラム１５５の後にコピーする（ステップ１４６）。先
程読み込んだコマンドレジスタ６２の第一バイト目に正
常終了コード（＝ＯＯＨ）を設定して、ステータスレジ
スタ６４に書き込み、フラグＢ６３を１″に設定する（
ステップ１４７）。そして、サブプロセッサ６は、ロー
ディングした処理プログラム１５７を実行する。メイン
プロセッサ１は、フラグＢ６３が１″になると、ステー
タスレジスタ６４を読み込み、第零、第−バイト目が０
ＯＯＯＨであることを確認して、フラグＢ６３をｌ　Ｏ
ｌ　に設定する（ステップ１４８）。そして、メインプ
ロセッサ用処理プログラム１５６をＲＡＭ３にローディ
ングし、実行する。サブプロセッサ６側でエラーが発生
した場合には、メインプロセッサ１は、２０Ｍ２のプロ
グラム１５３のエントリ１４９からの処理を実行する。

まず、サブプロセッサ６のリセットコマンドを発行して
、サブプロセッサ６をリセット状態にする。以降、前述
と同様にステップ１３５〜１４８を実行し、サブプロセ
ッサ６環境の診断、サブプロセッサ６カプログラム１５
６のローディングを行なう。サブプロセッサ６に別の処
理を行なわせる場合には、メインプロセッサ１は、ＲＯ
Ｍ２のプログラム１５３のエントリ１５１からの処理を
実行する。まず、サブプロセッサ６のリセットコマンド
を発行して、サブプロセッサ６をリセット状態にする（
ステップ１５２）。ここで、ＲＡＭ７には、ローディン
グプログラム１５５が保持されているので、そのまま、
ステップ１４３〜１４８を、再び、実行し、プログラム
をＲＡＭ７ヘコーデイングし、サブプロセッサ６の処理
を起動する。このようにして、サブプロセッサ６にＲＯ
Ｍが無いシステムで、サブプロセッサ６の環境の診断、
プログラムのローディング、起動が行なえる。

本実施例によれば、サブプロセッサ６の環境の診断をサ
ブプロセッサ６が行なうので、メインプロセッサ１に負
荷がかからない。

また、サブプロセッサ６のＲＡＭ７の診断を、メインプ
ロセッサ１がＲＯＭ２に従って行なうので、信頼性が高
い。

〔発明の効果〕

本発明によれば、サブプロセッサがサブプロセッサの処
理プログラムをローディングするので、メインプロセッ
サに負荷がかからない。

また、初期診断プログラムとローディングプログラムを
分け、初期診断終了後にローディングプログラムを上書
きするようにしたので、メモリの有効活用が図れる。

さらに、ローディングプログラムをメモリに常駐させた
ので、メインプロセッサに負荷をかけずに、サブプロセ
ッサが高速に、サブプロセッサの処理プログラムを入れ
替えられる。

【図面の簡単な説明】

第１図は本発明の一実施例のシステムブロック図、第２
図は第１図のリセット制御部の回路図、第３図は、メイ
ンプロセッサとサブプロセッサのメモリマツプ図、第４
図は第１図のバス制御部のメインプロセッサからサブプ
ロセッサバスをアクセスするための回路図、第５図は第
１図のバス制御部のサブプロセッサからメインプロセッ
サバスをアクセスするための回路図、第６図は第１図の
Ｓ／Ｗインターフェイス制御部のブロック図、第７図は
１本実施例の制御手順のフローチャート、第８図は、本
実施例の制御手順におけるメモリの内容を表わす説明図
である。 １・・・メインプロセッサ、２・ＲＯＭ、３・・・ＲＡ
Ｍ、４・・Ｉｌｏ、５・・・コントローラ、６・・サブ
プロセッサ、７・・・ＲＡＭ、８・・・Ｉｌｏ、９・・
・メインプロセッサバス、１０・・・サブプロセッサバ
ス、１１・・・リセット制御部、１２・バス制御部、１
３・Ｓ／Ｗインターフェイス制御部、１４・・・リセッ
ト信号、１５・・・アドレスデコーダ、１６・・・Ｄフ
リップフロップ、６１・・・フラグＡ、６２・・・コマ
ンドレジスタ群、６３・・フラグＢ、６４・・ステータ
スレジスタ群、１５４・・・サブプロセッサ用診断プロ
グラム、１５５・サブプロセッサ用ローダ、１５７・・
・サブプロセッサ用処理プログラム。 第 口 第 晃 う 凶 晃 の 第 呂 第 と 口 第

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサを備えた情報処理装置において、
   メインプロセッサがサブプロセッサをアクセスでき、か
   つ、前記サブプロセッサが前記メインプロセッサバスを
   アクセスできる手段と、前記メインプロセッサが前記サ
   ブプロセッサの起動停止を行なう手段を設け、前記サブ
   プロセッサのメモリにローディングプログラムを常駐さ
   せたことを特徴とするサブプロセッサローディング方式
   。 ２、請求項１において、前記ローディングプロ方式は、
   初期診断終了後に、前記メインプロセッサにより初期診
   断プログラムに上書きするサブプロセッサプログラムロ
   ーディング方式。 ３、請求項１または２において、前記メインプロセッサ
   のリセットにより、前記サブプロセッサがローディング
   プログラムを実行するサブプロセッサプログラムローデ
   ィング方式。 ４、請求項１または２において、前記ローディング方式
   は、前記メインプロセッサより前記サブプロセッサへコ
   マンドで指示するサブプロセッサプログラムローディン
   グ方式。 ５、請求項１または２において、前記サブプロセッサの
   環境で障害が発生したことを前記メインプロセッサが検
   出した場合に、初期診断から再実行するサブプロセッサ
   プログラムローディング方式。