JPH0232659B2 - - Google Patents
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- JPH0232659B2 JPH0232659B2 JP60021069A JP2106985A JPH0232659B2 JP H0232659 B2 JPH0232659 B2 JP H0232659B2 JP 60021069 A JP60021069 A JP 60021069A JP 2106985 A JP2106985 A JP 2106985A JP H0232659 B2 JPH0232659 B2 JP H0232659B2
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- mpu
- data processing
- processing device
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- 230000006870 function Effects 0.000 description 9
- 230000004044 response Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロコンピユータのソフトウエ
アを開発するためのツール等として使用されるデ
ータ処理装置に係り、特に異種類の複数のマイク
ロプロセツサを択一的に選択して使用するデータ
処理装置に関する。
アを開発するためのツール等として使用されるデ
ータ処理装置に係り、特に異種類の複数のマイク
ロプロセツサを択一的に選択して使用するデータ
処理装置に関する。
一般に、複数のプロセツサを用いるシステムと
して、たとえば第２図に示すように共用メモリＭ
を用いるマルチプロセツサシステムが知られてい
る。即ち、複数のプロセツサP1、P2…は主とし
てそれぞれ対応してローカルメモリLM1、LM2
…に格納されているプログラムにより一斉に動作
する。共用メモリＭは、上記プロセツサ相互の情
報（メツセージ、ステータス情報、データなど）
交換とか上記プロセツサで共通に使用されるデー
タやサブプログラムの格納のために使用される。
なお、上記システムにおいて、通常は各プロセツ
サとして同質（同種類）のものが用いられる。
して、たとえば第２図に示すように共用メモリＭ
を用いるマルチプロセツサシステムが知られてい
る。即ち、複数のプロセツサP1、P2…は主とし
てそれぞれ対応してローカルメモリLM1、LM2
…に格納されているプログラムにより一斉に動作
する。共用メモリＭは、上記プロセツサ相互の情
報（メツセージ、ステータス情報、データなど）
交換とか上記プロセツサで共通に使用されるデー
タやサブプログラムの格納のために使用される。
なお、上記システムにおいて、通常は各プロセツ
サとして同質（同種類）のものが用いられる。
上記マルチプロセツサシステムは、複数のプロ
セツサが同時に動作するので、全体の処理能力は
高いが、ハードウエアの構成およびシステムの制
御が複雑であり、ソフトウエア的なオーバーヘツ
ドも大きい。また、システムの各構成要素は休み
なく動作しているにも拘らず、システム自身の制
御に多くのコンピユーテイングパワーを費すの
で、スループツトは上り難い。
セツサが同時に動作するので、全体の処理能力は
高いが、ハードウエアの構成およびシステムの制
御が複雑であり、ソフトウエア的なオーバーヘツ
ドも大きい。また、システムの各構成要素は休み
なく動作しているにも拘らず、システム自身の制
御に多くのコンピユーテイングパワーを費すの
で、スループツトは上り難い。
一方、異種類の２個のマイクロプロセツサ（以
下、MPUと略記する）を用いたデータ処理装置
が特開昭58−129673号公報に開示されている。即
ち、第３図に示すように、第１のMPU３１と第
２のMPU３２とが共有するアドレスバス３３に
接続されて前記各MPUのプログラムを記憶する
記憶部３４を有し、この記憶部３４からデータバ
ス３５に読み出されたMPU切換命令を含むプロ
グラムを解読する解読制御回路３６を有し、この
解読制御回路３６からの解読結果に応答して前記
両MPUのいずれが動作状態であるか否かを示す
フリツプフロツプ回路３７を有し、このフリツプ
フロツプ回路３７の状態に応答して前記両MPU
のうちの１つを動作させ、他の１つを停止させる
よう指示する切換制御回路３８を有することを特
徴とするものである。
下、MPUと略記する）を用いたデータ処理装置
が特開昭58−129673号公報に開示されている。即
ち、第３図に示すように、第１のMPU３１と第
２のMPU３２とが共有するアドレスバス３３に
接続されて前記各MPUのプログラムを記憶する
記憶部３４を有し、この記憶部３４からデータバ
ス３５に読み出されたMPU切換命令を含むプロ
グラムを解読する解読制御回路３６を有し、この
解読制御回路３６からの解読結果に応答して前記
両MPUのいずれが動作状態であるか否かを示す
フリツプフロツプ回路３７を有し、このフリツプ
フロツプ回路３７の状態に応答して前記両MPU
のうちの１つを動作させ、他の１つを停止させる
よう指示する切換制御回路３８を有することを特
徴とするものである。
このデータ処理装置によれば、種類の相異なる
２つのMPUを切り換えて動作させることにより、
各MPU用に作成されたプログラムをそのまま利
用でき、前記マルチプロセツサシステムに比べ
て、システムの制御も簡単であり、ソフトウエア
的なオーバーヘツドも小さい。
２つのMPUを切り換えて動作させることにより、
各MPU用に作成されたプログラムをそのまま利
用でき、前記マルチプロセツサシステムに比べ
て、システムの制御も簡単であり、ソフトウエア
的なオーバーヘツドも小さい。
ところで、たとえばマイクロコンピユータ（以
下、マイコンと略記する）開発システムにおいて
は、１つのシステムで異種類の複数のマイコンの
応用ソフトを開発できるように各種のマイコンに
対するサポートソフトを用意しなければならな
い。何故なら、若し、上記開発システムが１種類
のマイクロプロセツサのプログラムしか実行でき
ない場合には、他の種類のマイクロプロセツサに
対してはクロスサポートソフトやシミユレータソ
フトを用意しなければならず、開発システムのプ
ロセツサが変るとそれに対応して全てのサポート
ソフトを作り直す（移植）必要が生じるので、ソ
フトウエアの重複開発とか移植に伴つて多大な費
用と時間とを必要とすることになる。
下、マイコンと略記する）開発システムにおいて
は、１つのシステムで異種類の複数のマイコンの
応用ソフトを開発できるように各種のマイコンに
対するサポートソフトを用意しなければならな
い。何故なら、若し、上記開発システムが１種類
のマイクロプロセツサのプログラムしか実行でき
ない場合には、他の種類のマイクロプロセツサに
対してはクロスサポートソフトやシミユレータソ
フトを用意しなければならず、開発システムのプ
ロセツサが変るとそれに対応して全てのサポート
ソフトを作り直す（移植）必要が生じるので、ソ
フトウエアの重複開発とか移植に伴つて多大な費
用と時間とを必要とすることになる。
このように、各種のマイクロプロセツサ用に作
られたソフトウエアをそのまま利用でき、かつ安
価で簡単なシステムの構築が要望されている実情
において、このシステムを構成するために前記マ
ルチプロセツサシステムを応用することを考えて
みる。この場合、一般にマルチプロセツサシステ
ムは主として同質のプロセツサを複数個包含する
ものとして考えられているため、異種類のプロセ
ツサとそれぞれのプログラムを正しく結び付けて
運転するためには非常に複雑な制御が必要にな
る。したがつて、システムの全リソースが活発に
動作している割には実効的な情報処理効率はそれ
ほど高くならない。このようにマルチプロセツサ
システムは、システムの構造と制御が複雑になる
ため、大型コンピユータや大規模制御システムで
は実現されているが、小型の安価なシステムへの
適用は難しい。
られたソフトウエアをそのまま利用でき、かつ安
価で簡単なシステムの構築が要望されている実情
において、このシステムを構成するために前記マ
ルチプロセツサシステムを応用することを考えて
みる。この場合、一般にマルチプロセツサシステ
ムは主として同質のプロセツサを複数個包含する
ものとして考えられているため、異種類のプロセ
ツサとそれぞれのプログラムを正しく結び付けて
運転するためには非常に複雑な制御が必要にな
る。したがつて、システムの全リソースが活発に
動作している割には実効的な情報処理効率はそれ
ほど高くならない。このようにマルチプロセツサ
システムは、システムの構造と制御が複雑になる
ため、大型コンピユータや大規模制御システムで
は実現されているが、小型の安価なシステムへの
適用は難しい。
一方、前記特開昭58−129673号公報に開示され
たデータ処理装置を前記マイコン開発システムに
使用することを考えてみる。このデータ処理装置
においては、記憶部３４からデータバス３５に命
令が読み出されると共に処理データが読み出され
るので、解読制御回路３６は(1)データバス３５上
の情報が命令であるかデータであるかを識別する
機能を持つていなければならない。上記命令は１
ワード（たとえば１バイト、以下同様）で構成さ
れるものもあるが、複数ワード（あるいは複数バ
イト、以下同様）で構成されるものもあるので、
この区別を知る機能も持つていなければならな
い。即ち、解読制御回路３６は、(2)命令の第１の
バイト目を識別する機能を持つ必要がある。たと
えば、２バイト命令の場合、第１バイト目は
MPU切換命令でないと解読しても、続く第２バ
イト目を無視するのか、新しい命令として解読す
るのかを判断する機能が必要である。また、第１
のMPU３１が動作しているときにはMPU切換命
令のうち第１のMPU３１から第２のMPU３２へ
の切換命令（切換命令１）だけを識別しなければ
ならず、同様に第２のMPU３２が動作している
ときにはMPU切換命令のうち第２のMPU３２か
ら第１のMPU３１への切換命令（切換命令２）
だけを識別しなければならない。即ち、解読制御
回路３６は、(3)現在どちらのMPUが動作してい
るかを知り、(4)上記２種の切換命令１、切換命令
２に各対応する解読機能を持ち、(5)この両方の解
読機能のうちのいずれかを動作させる機能が必要
である。
たデータ処理装置を前記マイコン開発システムに
使用することを考えてみる。このデータ処理装置
においては、記憶部３４からデータバス３５に命
令が読み出されると共に処理データが読み出され
るので、解読制御回路３６は(1)データバス３５上
の情報が命令であるかデータであるかを識別する
機能を持つていなければならない。上記命令は１
ワード（たとえば１バイト、以下同様）で構成さ
れるものもあるが、複数ワード（あるいは複数バ
イト、以下同様）で構成されるものもあるので、
この区別を知る機能も持つていなければならな
い。即ち、解読制御回路３６は、(2)命令の第１の
バイト目を識別する機能を持つ必要がある。たと
えば、２バイト命令の場合、第１バイト目は
MPU切換命令でないと解読しても、続く第２バ
イト目を無視するのか、新しい命令として解読す
るのかを判断する機能が必要である。また、第１
のMPU３１が動作しているときにはMPU切換命
令のうち第１のMPU３１から第２のMPU３２へ
の切換命令（切換命令１）だけを識別しなければ
ならず、同様に第２のMPU３２が動作している
ときにはMPU切換命令のうち第２のMPU３２か
ら第１のMPU３１への切換命令（切換命令２）
だけを識別しなければならない。即ち、解読制御
回路３６は、(3)現在どちらのMPUが動作してい
るかを知り、(4)上記２種の切換命令１、切換命令
２に各対応する解読機能を持ち、(5)この両方の解
読機能のうちのいずれかを動作させる機能が必要
である。
さらに、前記切換命令１は第１のMPU３１で
は実質的に無効の命令コードでなければならな
い。何故なら、切換命令１は解読制御回路３６で
MPU切換命令として認識されるが、同時に第１
のMPU３１でも命令として処理されるからであ
る。一般に、MPUでは使用されていない命令コ
ードはイリーガル命令として内部割込みを発生さ
せるように設計されているものも多いので、
MPU切換命令としては使用できない。また、
MOP（ノツプ）命令ではMPUには無害であるが、
これをMPU切換命令とすると、通常のプログラ
ム内でNOP命令が使えなくなり、プロゲラム作
成上の制約が厳しくなる。何故なら、どの命令も
必要だからこそ用意されているのであつて、使わ
ない命令は用意されていないからである。したが
つて、MPU切換命令は簡単な命令コード、即ち
１バイト命令で構成できず、２バイト以上の構成
になる。さらに、切換命令１と切換命令２とは同
一コードにはならないので、解読制御回路３６の
機能は相当に複雑になる。
は実質的に無効の命令コードでなければならな
い。何故なら、切換命令１は解読制御回路３６で
MPU切換命令として認識されるが、同時に第１
のMPU３１でも命令として処理されるからであ
る。一般に、MPUでは使用されていない命令コ
ードはイリーガル命令として内部割込みを発生さ
せるように設計されているものも多いので、
MPU切換命令としては使用できない。また、
MOP（ノツプ）命令ではMPUには無害であるが、
これをMPU切換命令とすると、通常のプログラ
ム内でNOP命令が使えなくなり、プロゲラム作
成上の制約が厳しくなる。何故なら、どの命令も
必要だからこそ用意されているのであつて、使わ
ない命令は用意されていないからである。したが
つて、MPU切換命令は簡単な命令コード、即ち
１バイト命令で構成できず、２バイト以上の構成
になる。さらに、切換命令１と切換命令２とは同
一コードにはならないので、解読制御回路３６の
機能は相当に複雑になる。
また、前記(1)項は、実質的には解読制御回路３
６が第１のMPU３１および第２のMPU３２の命
令の性質（アドレス部の有無、メモリデータの読
み書きの有無など）を全て解読する能力を持つて
いなければならないことを意味する。また、
DMA（ダイレクトメモリアクセス）機能などに
よるプログラムの実行と識り重つてメモリと入出
力装置との間でデータ転送が行なわれる場合に
は、命令とデータとの区別はさらに複雑、困難に
なる。
６が第１のMPU３１および第２のMPU３２の命
令の性質（アドレス部の有無、メモリデータの読
み書きの有無など）を全て解読する能力を持つて
いなければならないことを意味する。また、
DMA（ダイレクトメモリアクセス）機能などに
よるプログラムの実行と識り重つてメモリと入出
力装置との間でデータ転送が行なわれる場合に
は、命令とデータとの区別はさらに複雑、困難に
なる。
また、前記(4)項および(5)項の機能を実現するた
めには解読制御回路３６の構成は相当に複雑にな
る。多少、大袈娑に言えば、解読制御回路３６は
一種のプロセツサである。
めには解読制御回路３６の構成は相当に複雑にな
る。多少、大袈娑に言えば、解読制御回路３６は
一種のプロセツサである。
上述したように、従来のデータ処理装置は、２
種類のMPUのプログラムが記憶されている記憶
部３４からプログラムが読出されて順次処理され
ているときにMPU切換命令を解読するための解
読制御回路３６の構成が相当に複雑になる。
種類のMPUのプログラムが記憶されている記憶
部３４からプログラムが読出されて順次処理され
ているときにMPU切換命令を解読するための解
読制御回路３６の構成が相当に複雑になる。
本発明は上記の事情に鑑みてなされたもので、
使用するMPUの種類や数に依存することなく各
種のMPU用に作られたそれぞれのソフトウエア
をそのまま利用でき、しかもMPU切換制御のた
めのハードウエア的構造およびソフトウエア的な
構成（システム制御プログラム）を極めて簡単化
し、単純化し得るデータ処理装置を提供するもの
である。
使用するMPUの種類や数に依存することなく各
種のMPU用に作られたそれぞれのソフトウエア
をそのまま利用でき、しかもMPU切換制御のた
めのハードウエア的構造およびソフトウエア的な
構成（システム制御プログラム）を極めて簡単化
し、単純化し得るデータ処理装置を提供するもの
である。
即ち、本発明は、メモリバスあるいはシステム
バスに並列的に接続された異種類の複数のMPU
を含むマイクロプロセツサ部と、前記メモリバス
あるいはシステムバスに接続されたメモリ部およ
び入出力部とを有するデータ処理装置において、
メモリアドレス空間あるいは入出力アドレス空間
の一部が割当てられ、前記複数のMPUのうち活
動させるべき１個のMPUを指定するデータがセ
ツトされるMPU制御レジスタと、前記メモリバ
スあるいはシステムバスに現在活動中のマイクロ
プロセツサから与えられる前記MPU制御レジス
タを選択するためのアドレス信号を検知して上記
MPU制御レジスタを選択する制御レジスタアド
レス選択回路とを具備することを特徴とするもの
である。
バスに並列的に接続された異種類の複数のMPU
を含むマイクロプロセツサ部と、前記メモリバス
あるいはシステムバスに接続されたメモリ部およ
び入出力部とを有するデータ処理装置において、
メモリアドレス空間あるいは入出力アドレス空間
の一部が割当てられ、前記複数のMPUのうち活
動させるべき１個のMPUを指定するデータがセ
ツトされるMPU制御レジスタと、前記メモリバ
スあるいはシステムバスに現在活動中のマイクロ
プロセツサから与えられる前記MPU制御レジス
タを選択するためのアドレス信号を検知して上記
MPU制御レジスタを選択する制御レジスタアド
レス選択回路とを具備することを特徴とするもの
である。
したがつて、選択されたMPU制御レジスタに
よつてある時点では１個のMPUだけを有効に動
作させ、残りのMPUを実質的に停止状態にする
ように制御することができるので、ハードウエア
的構造およびソフトウエア的構成を極めて簡単
化、単純化することができる。
よつてある時点では１個のMPUだけを有効に動
作させ、残りのMPUを実質的に停止状態にする
ように制御することができるので、ハードウエア
的構造およびソフトウエア的構成を極めて簡単
化、単純化することができる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図において、プロセツサ部１０
には異種類の複数個（たとえば３個）のMPU１
１，１２，１３が含まれており、これらは各対応
してバスバツフア回路１４，１５，１６を介して
メモリバス（あるいはシステムバス）１７に共通
に接続されることによつて互いに並列に接続され
ている。上記バスバツフア回路１４，１５，１６
は、各対応する第１、第２、第３のMPU１１，
１２，１３の入出力端子の特性の相異を前記メモ
リバス１７の仕様に合わせるための若干の論理回
路を有しており、リセツト信号を受けて出力が高
インピーダンス状態になる機能を含んでいる。前
記メモリバス１７は、制御バス１８、アドレスバ
ス１９、データバス２０を含んでいる。上記メモ
リバス１７にはメモリ部（記憶部）２１、入出力
（Ｉ／Ｏ）部２２が接続されている。このメモリ
部２１は、キヤツシユメモリ、主メモリ、補助メ
モリ（仮想メモリ）といつた階層構造になつてい
てもよい。また、上記入出力部２２は、どのよう
な入出力装置がいくつ付いてもよい。
に説明する。第１図において、プロセツサ部１０
には異種類の複数個（たとえば３個）のMPU１
１，１２，１３が含まれており、これらは各対応
してバスバツフア回路１４，１５，１６を介して
メモリバス（あるいはシステムバス）１７に共通
に接続されることによつて互いに並列に接続され
ている。上記バスバツフア回路１４，１５，１６
は、各対応する第１、第２、第３のMPU１１，
１２，１３の入出力端子の特性の相異を前記メモ
リバス１７の仕様に合わせるための若干の論理回
路を有しており、リセツト信号を受けて出力が高
インピーダンス状態になる機能を含んでいる。前
記メモリバス１７は、制御バス１８、アドレスバ
ス１９、データバス２０を含んでいる。上記メモ
リバス１７にはメモリ部（記憶部）２１、入出力
（Ｉ／Ｏ）部２２が接続されている。このメモリ
部２１は、キヤツシユメモリ、主メモリ、補助メ
モリ（仮想メモリ）といつた階層構造になつてい
てもよい。また、上記入出力部２２は、どのよう
な入出力装置がいくつ付いてもよい。
さらに、前記プロセツサ部１０には、MPU制
御レジスタ２３、デコーダ回路２４、リセツトお
よびプリセツト回路２５、制御レジスタアドレス
選択回路２６が設けられている。上記MPU制御
レジスタ２３は、前記各MPU１１，１２，１３
のうち現在活動中の１個のMPU（残りの２個の
MPUは停止中である）を選択（指定）するため
のものである。デコーダ回路２４は、上記レジス
タ２３の内容をデコードし、デコード出力を各
MPU１１，１２，１３のリセツト端子RSおよび
各バスバツフア回路１４，１５，１６のリセツト
端子RSに供給する。リセツトおよびプリセツト
回路２５は、システムのイニシヤルスタート時に
システムリセツト信号を受け、前記制御レジスタ
２３の内容を「０」（本例では２ビツトレジスタ
であるので、”00”）にして全MPUにリセツトを
かけた後、イニシヤルプログラムあるいはイニシ
ヤルプログラムローダを持つているMPU（たとえ
ば第１のMPU１１）を動作させるためにその指
定番号データ”01”を制御レジスタ２３にプリセ
ツトする。前記制御レジスタアドレス選択回路２
６は、現在活動中のMPUから対応するバスバツ
フア回路を介してメモリバス１７に与えられた制
御レジスタアドレスおよび制御レジスタデータの
うちアドレスを検知しデータを制御レジスタ２３
にセツトするものである。
御レジスタ２３、デコーダ回路２４、リセツトお
よびプリセツト回路２５、制御レジスタアドレス
選択回路２６が設けられている。上記MPU制御
レジスタ２３は、前記各MPU１１，１２，１３
のうち現在活動中の１個のMPU（残りの２個の
MPUは停止中である）を選択（指定）するため
のものである。デコーダ回路２４は、上記レジス
タ２３の内容をデコードし、デコード出力を各
MPU１１，１２，１３のリセツト端子RSおよび
各バスバツフア回路１４，１５，１６のリセツト
端子RSに供給する。リセツトおよびプリセツト
回路２５は、システムのイニシヤルスタート時に
システムリセツト信号を受け、前記制御レジスタ
２３の内容を「０」（本例では２ビツトレジスタ
であるので、”00”）にして全MPUにリセツトを
かけた後、イニシヤルプログラムあるいはイニシ
ヤルプログラムローダを持つているMPU（たとえ
ば第１のMPU１１）を動作させるためにその指
定番号データ”01”を制御レジスタ２３にプリセ
ツトする。前記制御レジスタアドレス選択回路２
６は、現在活動中のMPUから対応するバスバツ
フア回路を介してメモリバス１７に与えられた制
御レジスタアドレスおよび制御レジスタデータの
うちアドレスを検知しデータを制御レジスタ２３
にセツトするものである。
なお、前記MPU制御レジスタ２３としてはメ
モリアドレス空間あるいはＩ／Ｏアドレス空間内
の１アドレスが割当てられており、メモリの１ロ
ケーシヨンあるいはＩ／Ｏレジスタの１つとして
MPU１１，１２，１３のどれからも等しくアク
セスできる。
モリアドレス空間あるいはＩ／Ｏアドレス空間内
の１アドレスが割当てられており、メモリの１ロ
ケーシヨンあるいはＩ／Ｏレジスタの１つとして
MPU１１，１２，１３のどれからも等しくアク
セスできる。
次に、上記構成のデータ処理装置の一実施例を
詳細に説明する。システムのイニシヤルスタート
時にシステムリセツト信号が入力すると、リセツ
トおよびプリセツト回路２５によつて制御レジス
タ２３の内容が“00”になつたのち“01”にな
る。これによつて、デコーダ回路２４のデコード
出力は、全て“０”になつたのちデコード出力１
のみが“１”となる。これによつて、全ての
MPUにリセツト信号が印加されてそれぞれリセ
ツト状態になつたのち第１のMPU１１のみリセ
ツトが解除されて動作を開始し、第２のMPU１
２および第３のMPU１３はリセツト信号が印加
されたままで停止（休眠）状態が続く。この状態
では、本データ処理装置は第１のMPU１１を用
いた通常のコンピユータシステムである。次に、
第１のMPU１１での処理を終り、たとえば第２
のMPU１２での処理を行なうときには、通常は
ユーザによるキーボード入力操作により発生させ
たコマンドにより第２のMPU選択用信号をＩ／
Ｏ部２２を通じて現在活動中の第１のMPU１１
に与える。これによつて、第１のMPU１１のシ
ステムプログラムにより第２のMPU１２のプロ
グラムを主メモリの空いた領域にロードし、第２
のMPU１２の実行スタートアドレス（たとえば
０番地）にイニシヤルジヤンプ命令を設定する。
これらの準備が整つた後、第１のMPU１１はア
ドレス選択回路２６を通じて制御レジスタ２３を
選択させ、その内容を第２のMPU１２が動作す
るように選択するために“10”に変更する。これ
によつて、デコーダ回路２４のデコード出力２の
みが“１”になるので、第１のMPU１１はリセ
ツトされ、第２のMPU１１２はリセツト状態か
ら解放されてイニシヤルの実行スタートアドレス
から実行を開始する。この状態では、本データ処
理装置は第２のMPU１２を用いた通常のコンピ
ユータシステムに変身したことになる。
詳細に説明する。システムのイニシヤルスタート
時にシステムリセツト信号が入力すると、リセツ
トおよびプリセツト回路２５によつて制御レジス
タ２３の内容が“00”になつたのち“01”にな
る。これによつて、デコーダ回路２４のデコード
出力は、全て“０”になつたのちデコード出力１
のみが“１”となる。これによつて、全ての
MPUにリセツト信号が印加されてそれぞれリセ
ツト状態になつたのち第１のMPU１１のみリセ
ツトが解除されて動作を開始し、第２のMPU１
２および第３のMPU１３はリセツト信号が印加
されたままで停止（休眠）状態が続く。この状態
では、本データ処理装置は第１のMPU１１を用
いた通常のコンピユータシステムである。次に、
第１のMPU１１での処理を終り、たとえば第２
のMPU１２での処理を行なうときには、通常は
ユーザによるキーボード入力操作により発生させ
たコマンドにより第２のMPU選択用信号をＩ／
Ｏ部２２を通じて現在活動中の第１のMPU１１
に与える。これによつて、第１のMPU１１のシ
ステムプログラムにより第２のMPU１２のプロ
グラムを主メモリの空いた領域にロードし、第２
のMPU１２の実行スタートアドレス（たとえば
０番地）にイニシヤルジヤンプ命令を設定する。
これらの準備が整つた後、第１のMPU１１はア
ドレス選択回路２６を通じて制御レジスタ２３を
選択させ、その内容を第２のMPU１２が動作す
るように選択するために“10”に変更する。これ
によつて、デコーダ回路２４のデコード出力２の
みが“１”になるので、第１のMPU１１はリセ
ツトされ、第２のMPU１１２はリセツト状態か
ら解放されてイニシヤルの実行スタートアドレス
から実行を開始する。この状態では、本データ処
理装置は第２のMPU１２を用いた通常のコンピ
ユータシステムに変身したことになる。
上記の要領で任意のMPUから他の指定MPUへ
の切換選択が可能である。なお、上記動作におい
て、メモリ部２１から読み出される命令は現在活
動中のMPUで解読されるものであり、MPU制御
レジスタ２３はプログラムを解読する必要はな
い。即ち、MPU制御レジスタ２３は設定されて
いるアドレスがメモリバス１７上のアドレス信号
に一致したときにアドレス選択回路２６により選
択され、活動中のMPUからの出力あるいは書込
み指令の制御信号のタイミングでメモリバス１７
上のデータ信号を読み取るという単純な機能を持
つものでよい。この制御レジスタ２３の動作は、
MPUで処理された後の出力動作であつてMPUの
種類に依存するものではない。したがつて、
MPU制御レジスタ２３として通常の入出力レジ
スタ回路、たとえば並列入出力インタフエース
（PIO）回路などとしてLSI化されているICをそ
のまま利用することができる。換言すれば、
MPU制御レジスタ２３を用いることによつて、
MPUの種類や数に依存することなく、最も簡単
な入出力回路（あるいはメモリの１アドレスロケ
ーシヨン）と既存の信号線とを利用してアクテイ
ブMPUの切換選択が可能になる。
の切換選択が可能である。なお、上記動作におい
て、メモリ部２１から読み出される命令は現在活
動中のMPUで解読されるものであり、MPU制御
レジスタ２３はプログラムを解読する必要はな
い。即ち、MPU制御レジスタ２３は設定されて
いるアドレスがメモリバス１７上のアドレス信号
に一致したときにアドレス選択回路２６により選
択され、活動中のMPUからの出力あるいは書込
み指令の制御信号のタイミングでメモリバス１７
上のデータ信号を読み取るという単純な機能を持
つものでよい。この制御レジスタ２３の動作は、
MPUで処理された後の出力動作であつてMPUの
種類に依存するものではない。したがつて、
MPU制御レジスタ２３として通常の入出力レジ
スタ回路、たとえば並列入出力インタフエース
（PIO）回路などとしてLSI化されているICをそ
のまま利用することができる。換言すれば、
MPU制御レジスタ２３を用いることによつて、
MPUの種類や数に依存することなく、最も簡単
な入出力回路（あるいはメモリの１アドレスロケ
ーシヨン）と既存の信号線とを利用してアクテイ
ブMPUの切換選択が可能になる。
即ち、上記実施例のデータ処理装置において
は、メモリ部２１およびＩ／Ｏ部２２は１システ
ム分であるが、プロセツサ部１０は異種類の複数
のMPUが並列的にメモリバス１７に接続されて
おり、上記複数のMPUの中の１つだけが動作す
るように制御レジスタ２３により指定されてリセ
ツト信号の印加が解放される。一方、他のMPU
および対応するバスバツフア回路はリセツト信号
が印加されており、その出力は高インピーダンス
状態になつていてメモリバス１７からは電気的に
切り離された状態になる。このように活動MPU
の切換えはリセツト信号の印加と解放とにより簡
単に行なわれるので、ハードウエア的な構成は極
めて単純であり、ソフトウエア的な制御も単純で
あり、各種MPUのプログラムを極めて簡単な手
続きでそのまま実行させることが可能になる。し
たがつて、上記データ処理装置は、実行するプロ
グラムに応じてMPUを選択し、システム自身が
実行プログラムに合うように変身するものであ
り、ソフトウエアを有効に能率良く動作するため
に総合的な効率が高くなり、性能対コスト比が高
いシステムである。
は、メモリ部２１およびＩ／Ｏ部２２は１システ
ム分であるが、プロセツサ部１０は異種類の複数
のMPUが並列的にメモリバス１７に接続されて
おり、上記複数のMPUの中の１つだけが動作す
るように制御レジスタ２３により指定されてリセ
ツト信号の印加が解放される。一方、他のMPU
および対応するバスバツフア回路はリセツト信号
が印加されており、その出力は高インピーダンス
状態になつていてメモリバス１７からは電気的に
切り離された状態になる。このように活動MPU
の切換えはリセツト信号の印加と解放とにより簡
単に行なわれるので、ハードウエア的な構成は極
めて単純であり、ソフトウエア的な制御も単純で
あり、各種MPUのプログラムを極めて簡単な手
続きでそのまま実行させることが可能になる。し
たがつて、上記データ処理装置は、実行するプロ
グラムに応じてMPUを選択し、システム自身が
実行プログラムに合うように変身するものであ
り、ソフトウエアを有効に能率良く動作するため
に総合的な効率が高くなり、性能対コスト比が高
いシステムである。
なお、上記実施例では、リセツト信号を用いて
MPUを停止させているが、必ずしもリセツト信
号である必要はなく、一般にMPUで用いられる
ホールド信号、ストツプ信号、ウエイト（レデ
イ）信号、アクナレツジ信号などを使用しても実
現可能である。また、MPUを直接に停止させる
ことに代えて、停止させたいMPUに対応するバ
スバツフア回路で上記MPUをメモリバスから電
気的に切離してやれば実質的に停止状態になるの
で、上記MPUは動作状態であつても構わない。
但し、このような場合には活動MPUを切換えた
ときのスタートアドレスあるいはリスタートアド
レスの設定に注意しなければならない。
MPUを停止させているが、必ずしもリセツト信
号である必要はなく、一般にMPUで用いられる
ホールド信号、ストツプ信号、ウエイト（レデ
イ）信号、アクナレツジ信号などを使用しても実
現可能である。また、MPUを直接に停止させる
ことに代えて、停止させたいMPUに対応するバ
スバツフア回路で上記MPUをメモリバスから電
気的に切離してやれば実質的に停止状態になるの
で、上記MPUは動作状態であつても構わない。
但し、このような場合には活動MPUを切換えた
ときのスタートアドレスあるいはリスタートアド
レスの設定に注意しなければならない。
また、本発明のデータ処理装置は、MPUの数
には依存しない。さらに、MPU制御レジスタ２
３とデコーダ回路２４の構成に関しても、制御レ
ジスタ２３のビツト数をMPUの数に合わして各
ビツトの出力を直接に対応するMPUに接続して
各MPUの動作、停止を制御することもでき、
MPU制御レジスタ２３のアドレスはビツト単位
に付けてもよい。
には依存しない。さらに、MPU制御レジスタ２
３とデコーダ回路２４の構成に関しても、制御レ
ジスタ２３のビツト数をMPUの数に合わして各
ビツトの出力を直接に対応するMPUに接続して
各MPUの動作、停止を制御することもでき、
MPU制御レジスタ２３のアドレスはビツト単位
に付けてもよい。
また、異種類の複数のMPUとしては、それぞ
れたとえば16ビツトMPUであつてもよく、ある
いは16ビツトMPUと８ビツトMPUとが混在して
もよく、各MPUのビツト数が異なつてもよい。
れたとえば16ビツトMPUであつてもよく、ある
いは16ビツトMPUと８ビツトMPUとが混在して
もよく、各MPUのビツト数が異なつてもよい。
上述したように本発明のデータ処理装置によれ
ば、使用するMPUの種類や数に依存することな
く、各種のMPU用に作られたそれぞれのソフト
ウエアをそのまま利用でき、しかもMPU切換制
御のためのハードウエア的構造およびソフトウエ
ア的な構成（システム制御プログラム）を極めて
簡単化、単純化することができる。
ば、使用するMPUの種類や数に依存することな
く、各種のMPU用に作られたそれぞれのソフト
ウエアをそのまま利用でき、しかもMPU切換制
御のためのハードウエア的構造およびソフトウエ
ア的な構成（システム制御プログラム）を極めて
簡単化、単純化することができる。
第１図は本発明のデータ処理装置の一実施例を
示す構成説明図、第２図は共用メモリ方式のマル
チプロセツサシステムを概略的に示す構成説明
図、第３図は従来のデータ処理装置を示す構成説
明図である。 １０……プロセツサ部、１１，１２，１３……
MPU、１４，１５，１６……バスバツフア回路、
１７……メモリバスあるいはシステムバス、２１
……メモリ部、２２……Ｉ／Ｏ部、２３……
MPU制御レジスタ、２４……デコーダ回路、２
５……リセツトおよびプリセツト回路、２６……
制御レジスタアドレス選択回路。
示す構成説明図、第２図は共用メモリ方式のマル
チプロセツサシステムを概略的に示す構成説明
図、第３図は従来のデータ処理装置を示す構成説
明図である。 １０……プロセツサ部、１１，１２，１３……
MPU、１４，１５，１６……バスバツフア回路、
１７……メモリバスあるいはシステムバス、２１
……メモリ部、２２……Ｉ／Ｏ部、２３……
MPU制御レジスタ、２４……デコーダ回路、２
５……リセツトおよびプリセツト回路、２６……
制御レジスタアドレス選択回路。
Claims (1)
- 【特許請求の範囲】 １ メモリバスあるいはシステムバスに並列的に
接続された異種類の複数のマイクロプロセツサを
含むプロセツサ部と、前記メモリバスあるいはシ
ステムバスに接続されたメモリ部および入出力部
とを有するデータ処理装置において、メモリアド
レス空間あるいは入出力アドレス空間の一部が割
当てられ、前記複数のマイクロプロセツサのうち
活動させるべき１個のマイクロプロセツサを指定
するデータがセツトされるマイクロプロセツサ制
御レジスタと、前記メモリバスあるいはシステム
バスに現在活動中のマイクロプロセツサから与え
られる前記マイクロプロセツサ制御レジスタを選
択するためのアドレス信号を検知して上記マイク
ロプロセツサ制御レジスタを選択する制御レジス
タアドレス選択回路とを具備し、選択されたマイ
クロプロセツサ制御レジスタによつてある時点で
は１個のマイクロプロセツサだけを有効に動作さ
せ、残りのマイクロプロセツサを実質的に停止状
態にするように制御するようにしてなることを特
徴とするデータ処理装置。 ２ 前記マイクロプロセツサ制御レジスタはメモ
リアドレス空間あるいは入出力アドレス空間の１
アドレスが割当てられ、前記制御レジスタアドレ
ス選択回路は前記アドレス信号を検知してマイク
ロプロセツサ制御レジスタを選択すると共に現在
活動中のマイクロプロセツサから与えられる制御
レジスタ用セツトデータを上記制御レジスタにセ
ツトするものであることを特徴とする前記特許請
求の範囲第１項記載のデータ処理装置。 ３ 前記マイクロプロセツサ制御レジスタの内容
をデコードして前記マイクロプロセツサの切換選
択制御信号を出力するデコーダ回路をさらに具備
することを特徴とする前記特許請求の範囲第２項
記載のデータ処理装置。 ４ 前記マイクロプロセツサ制御レジスタの出力
ビツトにより複数のマイクロプロセツサを各対応
して切換選択することを特徴とする前記特許請求
の範囲第１項または第２項記載のデータ処理装
置。 ５ 前記マイクロプロセツサ制御レジスタに対し
てシステムスタート時にリセツトをかけたのち最
初に活動させるべきマイクロプロセツサを指定す
るデータをセツトするリセツトおよびプリセツト
回路をさらに具備することを特徴とする前記特許
請求の範囲第１項記載のデータ処理装置。 ６ 前記各マイクロプロセツサとメモリバスある
いはシステムバスとの間にはそれぞれバスバツフ
ア回路が接続されていることを特徴とする前記特
許請求の範囲第１項記載のデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021069A JPS61182160A (ja) | 1985-02-06 | 1985-02-06 | デ−タ処理装置 |
| DE8686101425T DE3680349D1 (de) | 1985-02-06 | 1986-02-04 | Datenverarbeitungssystem. |
| EP86101425A EP0191402B1 (en) | 1985-02-06 | 1986-02-04 | Data processing system |
| US07/353,175 US5101342A (en) | 1985-02-06 | 1989-05-16 | Multiple processor data processing system with processors of varying kinds |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021069A JPS61182160A (ja) | 1985-02-06 | 1985-02-06 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182160A JPS61182160A (ja) | 1986-08-14 |
| JPH0232659B2 true JPH0232659B2 (ja) | 1990-07-23 |
Family
ID=12044594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021069A Granted JPS61182160A (ja) | 1985-02-06 | 1985-02-06 | デ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5101342A (ja) |
| EP (1) | EP0191402B1 (ja) |
| JP (1) | JPS61182160A (ja) |
| DE (1) | DE3680349D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208156A (ja) * | 1986-03-10 | 1987-09-12 | Matsushita Electric Ind Co Ltd | マルチプロセツサシステム |
| US5870602A (en) * | 1987-11-03 | 1999-02-09 | Compaq Computer Corporation | Multi-processor system with system wide reset and partial system reset capabilities |
| JPH0769791B2 (ja) * | 1988-12-21 | 1995-07-31 | 三菱電機株式会社 | マイクロプロセッサ |
| CA2027799A1 (en) * | 1989-11-03 | 1991-05-04 | David A. Miller | Method and apparatus for independently resetting processors and cache controllers in multiple processor systems |
| US6463529B1 (en) | 1989-11-03 | 2002-10-08 | Compaq Computer Corporation, Inc. | Processor based system with system wide reset and partial system reset capabilities |
| US5822601A (en) * | 1989-12-29 | 1998-10-13 | Packard Bell Nec | Apparatus to allow a CPU to control the relocation of code blocks for other CPUs |
| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
| US5551012A (en) * | 1991-04-22 | 1996-08-27 | Acer Incorporated | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip |
| EP0529142A1 (en) * | 1991-08-30 | 1993-03-03 | Acer Incorporated | Upgradeable/downgradeable computers |
| US6434741B1 (en) * | 1998-04-30 | 2002-08-13 | Hewlett-Packard Company | Method and apparatus for debugging of optimized code using emulation |
| US6263489B1 (en) | 1998-04-30 | 2001-07-17 | Hewlett-Packard Company | Method and apparatus for debugging of optimized code |
| US8157654B2 (en) * | 2000-11-28 | 2012-04-17 | Nintendo Co., Ltd. | Hand-held video game platform emulation |
| FR2961922B1 (fr) | 2010-06-29 | 2013-12-13 | Flexycore | Procede de compilation selective, dispositif et produit programme d'ordinateur correspondant. |
| WO2018158793A1 (ja) * | 2017-02-28 | 2018-09-07 | 三菱電機株式会社 | 電子式回路遮断器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3537074A (en) * | 1967-12-20 | 1970-10-27 | Burroughs Corp | Parallel operating array computer |
| US4014005A (en) * | 1976-01-05 | 1977-03-22 | International Business Machines Corporation | Configuration and control unit for a heterogeneous multi-system |
| US4247892A (en) * | 1978-10-12 | 1981-01-27 | Lawrence Patrick N | Arrays of machines such as computers |
| US4527237A (en) * | 1979-10-11 | 1985-07-02 | Nanodata Computer Corporation | Data processing system |
| US4370709A (en) * | 1980-08-01 | 1983-01-25 | Tracor, Inc. | Computer emulator with three segment microcode memory and two separate microcontrollers for operand derivation and execution phases |
| US4394727A (en) * | 1981-05-04 | 1983-07-19 | International Business Machines Corporation | Multi-processor task dispatching apparatus |
| US4467436A (en) * | 1981-10-26 | 1984-08-21 | United States Robots, Inc. | Robot arm controller with common bus memory |
| JPS58129673A (ja) | 1982-01-29 | 1983-08-02 | Nec Corp | デ−タ処理装置 |
| US4484273A (en) * | 1982-09-03 | 1984-11-20 | Sequoia Systems, Inc. | Modular computer system |
| WO1984004190A1 (en) * | 1983-04-15 | 1984-10-25 | Convergent Technologies Inc | Multi-computer computer architecture |
| US4591982A (en) * | 1983-08-29 | 1986-05-27 | International Business Machines Corporation | Storage selection override apparatus for a multimicroprocessor implemented data processing system |
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
| KR900002438B1 (ko) * | 1984-02-29 | 1990-04-14 | 가부시끼가이샤 도오시바 | 프로세서간 결합방식 |
-
1985
- 1985-02-06 JP JP60021069A patent/JPS61182160A/ja active Granted
-
1986
- 1986-02-04 EP EP86101425A patent/EP0191402B1/en not_active Expired
- 1986-02-04 DE DE8686101425T patent/DE3680349D1/de not_active Expired - Lifetime
-
1989
- 1989-05-16 US US07/353,175 patent/US5101342A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0191402A3 (en) | 1988-07-27 |
| US5101342A (en) | 1992-03-31 |
| JPS61182160A (ja) | 1986-08-14 |
| DE3680349D1 (de) | 1991-08-29 |
| EP0191402A2 (en) | 1986-08-20 |
| EP0191402B1 (en) | 1991-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |