JPH04207865A - 同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ産業上の利用分野 本発明は同期信号発生回路に関し、例えばＶＴＲにおい
て外部機器との同期をとる際に適用して好適なものであ
る。

Ｂ発明の概要 本発明は、同期信号発生回路において、基準外部同期信
号に基づいて得られる所定フィールドごとのフレーミン
グ信号を、基準外部同期信号に対して位相誤差を含む内
部同期信号に同期して出力し、これにより出力されたフ
レーミング信号及び上記外部同期信号に同期した基準信
号を比較して内部同期信号の上記基準外部同期信号に対
する位相誤差を検出し、当該検出結果に基づいて上記内
部同期信号の位相誤差を補正することより、基準外部同
期信号に同期した出力同期信号を得ることができる。

Ｃ従来の技術 従来、例えばＶＴＲの同期信号発生回路においては、外
部から入力される基準外部同期信号に同期した同期信号
を発生する方法として、基準外部同期信号から基準水平
同期信号及び基準垂直同期信号でなる複合同期信号を分
離した後、当該複合同期信号に基づいてリセットをかけ
ることにより各構成回路を同期化巳、これにより基準外
部同期信号に同期した同期信号を得るようになされてい
る。

この方法においては、リセットをかける際に基準外部同
期信号に含まれるジッタ成分を吸収するために、順次所
定時間分のジッタ吸収帯を設け、当該ジッタ吸収帯内の
基準外部同期信号については、すべて一定のタイミング
で出力するようになされている。

Ｄ発明が解決しようとする課題 ところがこのようにしてジッタ吸収帯を設けると、例え
ば当該ＶＴＲ機器の電源をオフした後、再びオンするよ
うな切換動作をするたびに基準外部同期信号に同期して
出力される同期信号が最大でジッタ吸収帯骨のずれを生
しる問題があった。

特にディジタルＶＴＲにおいては、水平同期信号からバ
ースト信号を生成するようになされており、当該バース
ト信号の位相がずれると画像を正しく再生し得なかった
。

本発明は以上の点を考慮してなされたもので、基準外部
同期信号のジッタ成分を吸収すると共に、当該基準外部
同期信号に同期して出力される出力同期信号の位相を安
定化し得る同期信号発生回路を提案しようとするもので
ある。

８課題を解決するための手段 かかる課題を解決するため本発明においては、基準外部
同期信号ＳＧＬに基づいて得られる所定フィールドごと
のフレーミング信号５ＣＯＬを、基準外部同期信号ＳＱ
Ｌに対して位相誤差を含む内部同期信号５ＳＹＮＣＩ、
５ＢＬＫＩ、５ＶＤ１、ＳＨＤ　１に同期して出力し、
出力されたフレーミング信号５ＣＯＬと外部同期信号Ｓ
ＱＬに同期した基準信号５ＣＫ２．５ＣＫ３とを比較し
て内部同期信号５ＳＹＮＣＩ、５ＢＬＫＩ、５ＶＤ１．
５）（Ｄｉの基準外部同期信号ＳＱＬに対する位相誤差
を検出し、検出結果に基づいて内部同期信号５ＳＹＮＣ
Ｉ、５ＢＬＫＩ、５ＶＤＩ、５ＨＤ１の位相誤差を補正
し、基準外部同期信号ＳＱＬに同期した出力同期信号５
ＳＹＮＣ２，５ＢＬＫ２．５ＶＤ２．５ＨＤ２として出
力するようにする。

Ｆ作用 基準外部同期信号ＳＧＬに基づいて得られる所定フィー
ルドごとのフレーミング信号５ＣＯＬを、基準外部同期
信号ＳＧＬに対して位相誤差を含む内部同期信号ＳＨＤ
に同期して出力し、これにより出力されたフレーミング
信号５ＣＯＬ及び、基準外部同期信号ＳＧＬに同期した
基準信号５ＣＫ２及び５ＣＫ３を比較して内部同期信号
ＳＨＤの上記基準外部同期信号ＳＱＬに対する位相誤差
を検出し、当該検出結果に基づいて上記内部同期信号Ｓ
ＨＤの位相誤差を補正することより、基準外部同期信号
ＳＱＬに同期した出力同期信号５ＳＹＮＣ２，５ＢＬＫ
２．５ＶＤ２及びＳＨＤを得ることができる。

Ｇ寞施例 以下図面について、本発明の一寞施例を詳述する。

第１図において１は全体として基準外部同期信号ＳＣ，
Ｌに同期した出力同期信号（ＳＳＹＮＣ２，５ＢＬＫ２
．５ＶＤ２及び５ＨＤ２）を得るようになされた同期信
号発生回路を示し、同期信号分離回路３において基準外
部同期信号ＳＧ’Ｌからバースト信号５ＢＳＴ及び複合
同期信号５ＳＹＮＣを分離し、バースト信号５ＢＳＴを
比較回路４に入力すると共に、複合同期信号５ＳＹＮＣ
をリセット発生回路１１に入力する。

比較回路４は続（ＶＣＯ（を圧制御型発振回路）５及び
カウンタ回路６と共にＰ　Ｌ　Ｌ　（ｐｈａｓｅ　Ｉ。

ｃｋｅｄ　１ｏｏｐ）回路を構成し、比較回路４の出力
信号（サブキャリア）の周波数をＶＣＯ５において４倍
して基準クロック信号５ＣＫ１を得た後、これをカウン
タ回路６において１／４分周することによって基準クロ
ック信号ＳＣＫの１／４の周波数でなる第１の分周信号
５ＣＫ２及び基準クロック信号ＳＣＫの１／２の周波数
でなる第２の分周信号５ＣＫ３を得、第１の分周信号５
ＣＫ２を比較回路４にフィードバックすることにより、
バースト信号５ＢＳＴ及び分周信号５ＣＫ２及び５ＣＫ
３を位相ロックさせる。

またリセット発生回路１１は同期信号分離回路３から入
力される複合同期信号５ＳＹＮＣから水平同期信号に基
づく水平リセット信号５ＨＲ３Ｔ及び、垂直同期信号に
基づく垂直リセット信号５ＶＲ３Ｔを発生し、これを続
く同期信号生成回路１２に送出する。

同期信号生成回路１２は、水平リセット信号５ＨＲＳＴ
、垂直リセット信号５ＶＲ３Ｔ及びＶＣ０５から入力さ
れる基準クロック信号５ＣＫＩに基づいて内部複合同期
信号５ＳＹＮＣＩ、内部ブランキング信号５ＢＬＫ１、
内部垂直同期信号５ＶＤＩ及び内部水平同期信号５ＨＤ
Ｉを生成し、これらを可変シフトレジスタ１３に送出す
る。

ここで同期信号生成回路１２↓こおいては、水平リセッ
ト信号５ＨＲ３Ｔのジッタ成分を吸収する所定時間分の
ジッタ吸収帯が設けられていることにより、当該同期信
号生成回路１２から送出される内部複合同期信号５ＳＹ
ＮＣＩ、内部ブランキング信号５ＢＬＫＩ、内部垂直同
期信号ＳＶＤ！及び内部水平同期信号５ＨＤＩの位相に
は、基準外部同期信号ＳＧＬの入力タイミングによって
ばらつきが発生している。

従って続く可変シフトレジスタ１３において内部複合同
期信号５ＳＹＮＣＩ、内部ブランキング信号５ＢＬＫＩ
、内部垂直同期信号５ＶＤＩ及び内部水平同期信号ＳＨ
Ｄ　１の位相を基準クロック信号５ＣＫＩに同期化する
ような処理を実行する。

すなわちＤフリップフロップ回路１５において、カウン
タ回路４から出力される分周信号５ＣＫ２をＤ入力端に
入力すると共に、リセット発生回路１１において得られ
る各フレームを示すフレーム信号ＳＦＲＡＭをトリガ入
力端に入力することにより、４フイ一ルド周期のカラー
フレーミング信号５ＣＯＬを生成し、これをＤフリップ
フロラ１回路構成のラッチ回路１６に送出する。

ラッチ回路１６はカラーフレーミング信号５ＣＯＬをＤ
入力端に入力すると共に、トリガ入力端に同期信号生成
回路１２から出力される内部水平同期信号ＳＨＤ　１を
入力することにより、当該内部水平同期信号５）１０１
の位相ずれを基準外部同期信号ＳＧＬに基づくカラーフ
レーミング信号５ＣＯＬによって同期化し、これを続（
Ｄフリップフロラ１回路１７のトリガ入力端に入力する
。

Ｄフリップフロラ１回路１７は第１の入力端Ｄ１及び第
２の入力端Ｄ２にカウンタ回路６から出力される第１の
分周信号５ＣＫ２及び第２の分周信号５ＣＫ３を入力す
ることにより、ＮＴＳＣ方式に対応した４フイールド（
カラーフレーミング）に１回の割合で分周信号５ＣＫ２
及び５ＣＫ３を検出し、これにより第１の出力端Ｑ１及
び第２の出力端Ｑ２から出力される出力信号ＳＱＬ及び
ＳＱ２によって可変シフトレジスタ１３を制御する。

すなわち第２図に示すように、Ｄフリップフロラ１回路
１７は、分周信号５ＣＫ３　（第２図（Ａ））が「Ｌ」
レベルを示し分周信号５ＣＫ２　（第２図（Ｂ））が「
Ｌ」レベルを示すような状Ｌｉ１Ｔ１においては、可変
シフトレジスタ１３を制御する出力信号ＳＱＬ　（第２
図（Ｃ））及びＳＱ２　（第２図（Ｄ））をそれぞれｒ
Ｌ、レベルとすることにより、可変シフトレジスタ１３
の遅延量を３クロック分としく第２図（Ｅ））、これに
より入力される内部複合同期信号５ＳＹＮＣＩ、内部ブ
ランキング信号５ＢＬＫＩ、内部垂直同期信号５ＶＤ１
及び内部水平同期信号５ｌ（Ｄｉをそれぞれ３クロック
分遅延させた出力複合同期信号５ＳＹＮＣ２、出力ブラ
ンキング信号５ＢＬＫ２、出力垂直同期信号５ＶＤ２及
び出力水平同期信号５ＨＤ２を得る。

また分周信号５ＣＫ３がｒ　ｌ（」レベルを示し分周信
号５ＣＫ２が「Ｌ」レベルを示すような状態Ｔ２におい
ては、出力信号ＳＱＬを「Ｈ、レベルとすると共に出力
信号ＳＱ２を「Ｌ」レベルとすることにより、可変シフ
トレジスタ１３の遅延量を２クロック分とし、これによ
り入力される内部複合同期信号５ＳＹＮＣＩ、内部ブラ
ンキング信号５ＢＬＫＩ、内部垂直同期信号５ＶＤＩ及
び内部水平同期信号５ＨＤ１をそれぞれ２クロック分遅
延させた出力複合同期信号５ＳＹＮＣ２、出力ブランキ
ング信号５ＢＬＫ２、出力垂直同期信号５ＶＤ２及び出
力水平同期信号５ＨＤ２を得る。

また分周信号５ＣＫ３が「Ｌ」レベルを示し分周信号５
ＣＫ２がｒＨ，レベルを示すような状態Ｔ３においては
、出力信号ＳＱＬを「Ｌ」レベルとすると共に出力信号
ＳＱ２をｒＨ，レベルとすることにより、可変シフトレ
ジスタ１３の遅延量を１クロック分とし、これにより入
力される内部複合同期信号５ＳＹＮＣＩ、内部ブランキ
ング信号５ＢＬＫＩ、内部垂直同期信号５ＶＤ１及び内
部水平同期信号５ＨＤ１をそれぞれｌクロツタ分遅延さ
せた出力複合同期信号５ＳＹＮＣ２、出力ブランキング
信号５ＢＬＫ２、出力垂直同期信号５ＶＤ２及び出力水
平同期信号５ＨＤ２を得る。

さらに分周信号５ＣＫ３及び５ＣＫ２がそれぞれｒＨ」
レベルを示すような状ＤＴ４においては、出力信号ＳＱ
Ｌ及びＳＱ２をそれぞれＨ」レベルとすることにより、
可変シフトレジスタ１３の遅延量をＯクロック分とし、
これにより人力される内部複合同期信号５ＳＹＮＣＩ、
内部ブランキング信号５ＢＬＫＩ、内部垂直同期信号Ｓ
ＶＤ　１及び内部水平同期信号５ＨＤＩをそれぞれ遅延
させずに出力する。

このようにして、Ｄフリップフロラ１回路１７は分周信
号５ＣＫ３及び５ＣＫ２をそれぞれ４フイールド（カラ
ーフレーミング）に１回検出し、この状態に応じて可変
シフトレジスタ１３の遅延量を制御するようになされて
いる。

以上の構成において、同期信号発生回路１は外部基準同
期信号ＳＧＬに基づいて得られる水平リセット信号５Ｈ
Ｒ３Ｔ及び垂直リセット信号Ｓ■Ｒ３Ｔに含まれるジッ
タ成分を吸収するために、当該水平リセット信号５ＨＲ
３Ｔ及び垂直リセット信号５ＶＲ３Ｔを取り込む同期信
号生成回路１２にジッタ成分吸収帯が設けられているこ
とにより、当該同期信号生成回路１２から出力される内
部複合同期信号５ＳＹＮＣ１、内部ブランキング信号５
ＢＬＫＩ、内部垂直同期信号５ＶＤ１及び内部水平同期
信号５ＨＤＩには、基準外部同期信号ＳＱＬに対して最
大で当該ジッタ吸収帯骨の位相差が生じる。

従って基準外部同期信号ＳＱＬに基づいて得られる４フ
イ一ルド周期のカラーフレーミング信号５ＣＯＬ及び内
部水平同期信号５ＨＤ１をラッチ回路１６において同期
化し、これにより得られるラッチパルス信号５ＬＡＴを
Ｄフリップフロラ１回路１７に入力することにより、カ
ウンタ回路６から出力される分周信号５ＣＫ２及び５Ｃ
Ｋ３を４フイ一ルド周期で検出する。

このときラッチパルス信号５ＬＡＴのタイミング（すな
わち同期信号生成回路１２から出力される内部水平同期
信号５ＨＤＩの位相）が基準外部同期信号ＳＧＬに位相
ロックしたカウンタ回路６（すなわちＰＬＬ回路）から
の分周信号５ＣＫ２及び５ＣＫ３の位相と等しい場合（
第２図Ｔ４）、このことは同期信号生成回路１２から出
力される内部水平同期信号５ＨＤＩが基準外部同期信号
ＳＣＬと同期している状態を表しており、当該０７９７
１７０７７回路１７は可変シフトレジスタ１３において
入力される複合同期信号５ＳＹＮＣＩ、ブランキング信
号５ＢＬＫＩ、垂直同期信号５ＶＤ１及び水平同期信号
５ＨＤＩをそれぞれ遅延させずに出力複合同期信号５Ｓ
ＹＮＣ２、出力ブランキング信号５ＢＬＫ２、出力垂直
同期信号５ＶＤ２及び出力水平同期信号５ＨＤ２として
出力する。

これに対してラッチパルス信号５ＬＡＴのタイミング（
すなわち同期信号生成回路１２から出力される水平同期
信号ＳＨＤの位相）が基準外部同期信号ＳＧＬに位相ロ
ックしたカウンタ回路６（すなわちＰＬＬ回路）からの
分周信号５ＣＫ２及び５ＣＫ３の位相に対してずれてい
る場合（第２図Ｔ１、Ｔ２、Ｔ３）、このことは同期信
号生成回路１２から出力される内部水平同期信号５ＨＤ
１が基準外部同期信号ＳＧＬに対して所定時間分ずれて
いる状態を表しており、当該Ｄフリップフロップ回路１
７は可変シフトレジスタ１３において入力される内部複
合同期信号５ＳＹＮＣＩ、内部ブランキング信号５ＢＬ
ＫＩ、内部垂直同期信号ＳＶＤ　１及び内部水平同期信
号５ＨＤＩをそれぞれ当該位相誤差分だけ遅延させて出
力複合同期信号５ＳＹＮＣ２、出力ブランキング信号５
ＢＬＫ２、出力垂直同期信号５ＶＤ２及び出力水平同期
信号Ｓ）！Ｄ２として出力する。

かくして基準外部同期信号ＳＱＬに同期した出力複合同
期信号５ＳＹＮＣ２、出力ブランキング信号５ＢＬＫ２
、出力垂直同期信号５ＶＤ２及び出力水平同期信号５Ｈ
Ｄ２を得ることができる。

以上の構成によれば、ジッタ唆収帯分の位相誤差を有す
る同期信号生成回路１２からの出力信号（ＳＨＤＩ）に
基づくタイミングでＰＬＬ回路から出力される分周信号
５ＣＫ２及び５ＣＫ３の状態を検出し、当該検出時点Ｓ
こおいて分周信号５ＣＫ２及び５ＣＫ３の状態が基準外
部同期信号ＳＣＬに同期した状態ではないとき、この位
相誤差分だけ同期信号生成回路１２から出力される内部
複合同期信号５ＳＹＮＣＩ、内部ブランキング信号５Ｂ
ＬＫＩ、内部垂直同期信号５ＶＤｉ及び内部水平同期信
号５ＨＤ１に対して補正することにより、基準外部同期
信号ＳＧＬに同期した出力複合同期信号５ＳＹＮＣ２、
出力ブランキング信号５ＢＬＫ２、出力垂直同期信号５
ＶＤ２及び出力水平同期信号５ＨＤ２を得ることができ
る。

なお上述の実施例においては、可変シフトレジスタ１３
に入力される内部複合同期信号Ｓ　Ｓ　Ｙ　ＮＣ１、内
部ブランキング信号５ＢＬＫ　１、内部垂直同期信号５
ＶＤ１及び内部水平同期信号５ＨＤ１を所定の補正量に
応じて遅延させた場合について述べたが、本発明はこれ
に限らず、所定の補正量に応じて進めるようにしても良
い。

また上述の実施例においては、ＮＴＳＣ方式のテレビジ
ョン信号に応じて４フイールドごとにカラーフレーム信
号５ＣＯＬを出力した場合について述べたが、本発明は
これに限らず、例えばＰＡＬ方式のテレビジョン信号を
扱う場合においては、これに応じて８フイールドごとに
カラーフレーム信号を出力する等、扱うテレビジョン信
号に応じて種々これを変更するようにし得る。

さらに上述の実施例においては、本発明をＶＴＲ機器の
同期信号発生回路に適用した場合について述べたが、本
発明はこれに限らず、他の種々の電子機器の同期信号発
生回路に広く適用することができる。

Ｈ発明の効果 上述のように本発明によれば、基準外部同期信号に基づ
いて得られる所定フィールドごとのフレーミング信号を
位相誤差を含む内部同期信号に同期して出力し、当該フ
レーミング信号と、基準外部同期信号に同期した基準信
号とに基づいて出力同期信号の位相誤差を検出し、当該
検出結果に基づいて出力同期信号の位相を補正すること
により、基準外部同期信号に同期した出力同期信号を発
生し得る同期信号発生回路を実現できる。

【図面の簡単な説明】

第１図は本発明による同期信号発生回路の一実施例を示
すブロック図、第２図はその可変シフトレジスタの制御
の説明に供する信号波形図である。 １・・・・・・同期信号発生回路、３・・・・・・同期
信号分離回路、４・・・・・・比較回路、５・・・・・
・電圧制御型発振回路、６・・・・・・カウンタ回路、
１２・・・・・・同期信号生成回路、１３・・・・・・
可変シフトレジスタ、１７・・・・・・Ｄフリップフロ
ップ回路。

Claims (1)

1. 【特許請求の範囲】 　基準外部同期信号に基づいて得られる所定フィールド
   ごとのフレーミング信号を、上記基準外部同期信号に対
   して位相誤差を含む内部同期信号に同期して出力し、 上記出力されたフレーミング信号と上記外部同期信号に
   同期した基準信号とを比較して上記内部同期信号の上記
   基準外部同期信号に対する位相誤差を検出し、 上記検出結果に基づいて上記内部同期信号の位相誤差を
   補正し、上記基準外部同期信号に同期した出力同期信号
   として出力するようにした ことを特徴とする同期信号発生回路。