JPS63244980A

JPS63244980A - 同期信号検出回路

Info

Publication number: JPS63244980A
Application number: JP7688587A
Authority: JP
Inventors: Yukinori Kudo; 工藤　幸則
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-30
Filing date: 1987-03-30
Publication date: 1988-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はテレビジョン受像様（以下、ＴＶ受像機という
）特に液晶を用いたＴＶ受像機等において自動サーヂ選
局を行なうのに使用される同期信号検出回路に関する。

（従来の技術）近年、ＴＶ受像機の小型化が図られ、例えば液晶を利用
したものでは手に入る大きざのものまで出現しているの
は周知の通りである。

このような液晶ＴＶ受像機等においては、自動サーヂ選
局方式が使用され、選択したチャンネルの同期信号の有
無を検出することにより′ｙ１局を行なうようになって
いる。即ち、同期信号が検出できるとその、チャンネル
選局が停止し、選局されたことになる。

従来、上記の選局方式に使用される同期信号検出回路は
第４図に示すように構成されている。この図において、
入力として供給されるビデオ信号１は同期分離回路２で
同期分離され、複合同明信号Ｃ８を得る。この複合同期
信号Ｃ８は周知の水平ＰＬＬ　（位相同期ループ）回路
３に尋かれる。

水平ＰＬＬ回路３は、位相比較器４、ＬＰＦ　（ローパ
スフィルタ）５、ＶＣＯ（電圧制御発振器）６、水平カ
ウンタ７から構成されている。ＶＣＯ６の発振周波数は
システム構成により異なる場合が多いが、液晶ＴＶ受像
機の例としてｖＣＯ出力ＣＰの周波数は例えば５１２Ｘ
ｆＨ（約８　Ｍ　Ｈｚ）となる。但し、ｆｉｌは水平周
波数である。そして、■ＣＯ出力ＣＰは９段から成る水
平カウンタ７に導かれて１１５１２分周される。水平カ
ウンタ７の９段目の出力ＨＴは位相比較器４にフィード
バックされ複合同期信号Ｃ８と位相比較される。第５図
（ａ）、（Ｃ）に複合同期信号Ｃ８と出力信号ＨＴとの
位相関係を示している。叩ら、信号Ｃ８の中心とＨＴの
立上りの位相が一致するようにロックがかかる。更に、
水平カウンタ７から取り出した信号をゲート回路８に通
し、複合同期信号Ｏ８にタイミングした信号Ｔ１を得る
。この信＠Ｔ１と前記信号Ｃ８はアンド＜ＡＮＤ）ゲー
ト９で論理積がとられ、その出力が周知の積分回路１０
に導かれる。第５図（ａ）、　（ｂ）にグー１〜出力Ｔ
１と信号Ｃ８との関係を示している。信号Ｃ８のパルス
幅は約４．８μｓｅｃであり、信号Ｔ１の論理“１′ル
ベルの幅はＰＬＬの定常位相誤差、温度のばらつき、電
源電圧ばらつき等を青白して約１２〜１３μＳａＣに設
定される。又、信号Ｔ１は信号）−ＩＴの立上りを含む
ようなパルスとなる。上記積分回路１０はアンドゲート
９出力を積分する回路で、信号Ｔ１の論理“１”レベル
内に信＠Ｃ８が八つていると積分電圧が上昇する。その
積分出力はスライス回路１１で所定の電圧レベルＶ　ｒ
ｅｆにてスライスされる。スライス出力が論理″１″レ
ベルの時、同期信号が到来し検出されている状態を示し
、スライス出力が論理″０”レベルの時、同期信号の到
来が無いことを示している。

ところで、上記の従来の同期信号検出は、複合同期信号
Ｏ８と信号Ｔ１の論理積の結果により積分回路を駆動す
るため、（１）信号Ｃ８に混入するノイズ成分によって
誤動作し易いこと、（２）垂直同期信号期間の影響を少
なくする必要があること等の問題を有していた。

このため、従来の同期信号検出は積分時定数を大きくす
ることにより上記の（１）、（２）の問題を解決してい
た。このため、同期信号の有無の判定に時間がかかり、
チャンネル選局の時間を非常に長く要していた。

（発明が解決しようとする問題点）上記の如く、従来の同期信号検出では、同期信号有無の
判定時間が長いという問題があった。

そこで、本発明の目的は同期信号有無の判定を正確にか
つ従来よりも短時間に行なうことができる同期信号検出
回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明の同期信号検出回路は、ビデオ信号から分離した
複合同期信号のパルス列の中から所定パルス幅の水平同
期信号を検出するパルス幅検出回路と、検出した水平同
期信号の同期性の有無を検出する水平周期検出回路とを
設ζノ、所定のパルス幅でかつ所定の周期を有する場合
にのみ正規の水平同期の検出パルスを発生し、この検出
パルスと水平ＰＬＬ回路の水平カウンタから得たタイミ
ングパルスとの論理積をアンドゲートにてとり、そのア
ンド出力を積分回路及びスライス回路を通すことによっ
て同期信号有無の判定を行なうようにした。

（作用）本発明においては、複合同期信号のパルス列の中から水
平同期信号の成分のみが検出されるため、ノイズのａ人
及び垂直同期信号期間の影響を受けることが非常に少な
くなり、同期信号有無の判定を正確かつ短時間で行なう
ことができる。

（実施例）以下、図面に示した実施例に基づいて本発明を説明する
。

第１図は本発明の一実施例の同期信号検出回路のブロッ
ク図である。

この図において、ビデオ入力信号２１は同期分離回路２
２に供給され、ここで複合同期信号Ｃ８が分離され、こ
の信＠Ｏ８は水平ＰＬＬ回路２３に供給される。水平Ｐ
ＬＬ回路２３は位相比較器２４、ＬＰＦ２５、ＶＣＯ２
６、水平カウンタ２７から構成され、ＶＣＯ２６出力は
水平カウンタ２７で分周され、その分周出力ＨＴは位相
比較器２４で信号Ｃ８と位相比較されて水平周波数ｆｉ
ｌでロックされる。水平カウンタ２７は９段から成り、
このカウンタから得た信号をゲート回路２８を通して信
号Ｃ８に同期したタイミング信号Ｔ１を得る。一方、複
合同期信号Ｃ８はパルス幅検出回路２９に供給され、こ
の回路２つにおいてクロックφ１を基準クロックとして
パルス幅検出を行なう。クロックφ１としては水平カウ
ンタ２７の３段目から出力される約１μｓｅｃ周ｍのパ
ルスを利用し、パルス幅検出回路２９は複合同期信号Ｃ
８が約４μｓｅｃ以上のパルス幅を有すると水平同明信
号とみなし検出パルスＨＰ’　を出力する。パルス幅検
出回路２９は例えば４ビツトのシフトレジスタ３０、イ
ンバータ３１、アンド（ＡＮＤ）ゲート３２とから成り
、Ｇ３−Ｑｌ　・Ｇ２　・Ｇ３・７１＋の論理積の出力
として上記検出パルス１−ＩＰ′が得られる。この検出
パルスＨＰ’　は水平周期検出回路３３に供給され、こ
の回路３３においてクロックφ２を時間基準としてパル
スＨＰ’の周期性の検出を行なう。クロックφ２として
はタロツクφ１と同様に約１μＳｅｃ周期のパルスを利
用した。水平周期検出回路３３は例えば１ビツトのシフ
トレジスタ３４、水平周期カウンタ３５、オア（ＯＲ）
ゲート３６、ゲート回路３７、アンド（ＡＮＤ）ゲート
３８とから成り、シフトレジスタ３４はパルスＨＰ’　
を１ビツト分シフトした信号ＨＰ″を出力しこの信＠Ｈ
Ｐ″をゲート回路３７及びオアゲート３６に供給してお
り、水平周期カウンタ３５はパルスＨＰ’　の周期を検
出するカウンタであってＨＰ’が水平周期約６４μｓｅ
ｃごとに発生されているか否かを計数するもので、クロ
ックφ２を基準クロックとする７ビツトのカウンタから
構成される。水平周期カウンタ３５の出力と上記パルス
ＨＰ”とはゲート回路３７に入力され、出力としてコン
トロールパルスＧｌ　、　Ｇ２を得る。コントロールパ
ルスＧ１はパルスＨＰ′の発生を制御する周期コントロ
ールパルスであり、パルス１」Ｐ′が所定の周期で発生
されているとアンドゲート３８にてＧ１　・ＨＰ’の論
理積がとられ、水平周期の正規の検出パルス幅検出る。

コントロールパルスＧ２はパルスＨＰ’の発生が所定期
間無い場合に発生し、パルスＨＰ”と共にオアゲート３
６にて論理和がとられ、水平周期カウンタ３５をリセッ
トするのに使用される。そして、上記検出パルスＨＰは
上記タイミングパルスＴ１とアンドゲート３９にて論理
積がとられ、積分回路４１に導かれる。積分回路４１は
第４図で示した積分回路１０よりも時定数が短く設定さ
れており、その積分出力はスライス回路４２に供給され
、電圧レベルｙ　ｒｅｒでスライスされ、同期信号検出
状態を示す出力を得る。

第２図は上記パルス幅検出回路２７のタイムチャートを
示すもので、同図（ａ）に示すクロックφ１を基準とし
て（ｂ）の複合同期信号Ｃ８が入力されており、シフト
レジスタ３０の出力Ｑ１〜Ｑ４は同図（Ｃ）〜（ｆ）に
示すようにシフトして出力され、アンドゲート出力１」
Ｐ′　として同図（（１）に示すような検出パルスが得
られる。

第３図は上記水平周期検出回路３３のタイムチャートを
示すもので、同図（ａ）は上記検出パルスＨＰ’を示し
、パルスＨＰ’　はシフトされて同図（ｂ）に示すパル
スＨＰ″となる。また、ゲート回路３７からは同図（Ｃ
）に示すような水平周期の対応範囲を示ずパルスＧ１と
、同図（ｄ）に示すような検出パルスＨＰ’　　（従っ
てパルスＨＰ”）が欠落したことを示すパルスＧ２とが
出力される。而して、パルス幅の検出パルストＩＰ’　
とパルスＧ１との論理積から同図（ｅ）に示すような水
平周期の検出パルスＨＰｔｆｉ得られる。この検出パル
スＨＰは複合同期信号Ｃ８のパルス列のうち所定のパル
ス幅と所定の周期を有する場合に得られる。

従って、複合同期信号Ｃ８に混入したノイズ信号を検出
したり、また垂直同期信号部分を検出したりすることが
ないため、このような時に積分回路４１による積分動作
を行なうことはなく、水平同期信号を正確に検出するこ
とができる。

尚、上記のパルス幅検出回路２９は第１図の具体的回路
以外にも多様な回路構成が可能であり、またクロックφ
１に約１μｓｅｃ周期のパルスを利用したが、さらに精
度の向上を図る場合には０゜５μｓｅｃ　、　０．１２
５μｓｅｃ等のパルスをクロックとして利用すればよい
。

また、上記の水平周期検出回路３３についても多様な回
路構成が可能であることは言うまでもない。

［発明の効果］以上述べたように本発明によれば、混入するノイズ信号
や垂直同期信号に影響されず正確に水平同期信号を検出
することが可能となり、積分回路の定数を短くでき、同
期信号有無の判定が短時間で行なえる。この結果、自動
ナーチ選局を行なう回路に利用することにより、外乱に
強くしかも選局に要する時間を従来に比べて短くするこ
とができ、実用上極めて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例の同期信号検出回路の構成図
、第２図は第１図のパルス幅検出回路における各部信号
のタイムチャート、第３図は第１図の水平周期検出回路
における各部信号のタイムチャート、第４図は従来の同
期信号検出回路の構成図、第５図は第４図における各部
信号のタイムチャートである。２１・・・ビデオ信号、　　２２・・・同期分離回路、
２３・・・水平ＰＬＬ回路、２４・・・位相比較器、２
５　・Ｌ　Ｐ　Ｆ、　　　　　　２６　・　Ｖ　Ｃ０１
２７・・・水平カウンタ、２９・・・パルス幅検出回路、３３・・・水平周期検出回路、３９・・・アンドゲート、　４１・・・積分回路、４２
・・・スライス回路。第２図第３図

Claims

【特許請求の範囲】ビデオ信号から複合同期信号を分離する同期分離回路と
、前記複合同期信号が入力として供給され、電圧制御発振
器で水平周波数のＮ倍（Ｎ：正の整数）の周波数出力を
得、該出力を水平カウンタで１／Ｎに分周し、その分周
出力と前記複合同期信号とを位相比較器で位相比較し、
その誤差に比例した直流電圧に基づいて前記電圧制御発
振器を制御し前記水平カウンタの出力を前記複合同期信
号の周波数にロックさせる水平ＰＬＬ回路と、前記複合同期信号のパルス列の中に所定のパルス幅を有
する信号が含まれていることを検出したとき、水平同期
の第１の検出パルスを出力するパルス幅検出回路と、前記第１の検出パルスが所定の周期を有するか否かを検
出し、周期性を検出したとき正規の水平同期の第２の検
出パルスを出力する水平周期検出回路と、前記第２の検出パルスと前記水平カウンタから得たタイ
ミングパルスとの論理積をとる論理積回路と、その論理積出力を積分しその積分値が一定レベル以上で
あることを検出し、同期信号有無を判定する判定手段と
を具備したことを特徴とする同期信号検出回路。