JPH01238223A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数の基準周波数入力から所望の周波数の発
振出力を発生するＰＬＬ回路に関する。

従来技術 従来、ＴＶ信号発生器における同期結合回路、標準信号
発生器の周波数シンセサイザ等において、複数の異なっ
たタイプの位相比較器を備えたＰＬＬ回路が使用されて
いる。例えば、同期結合回路に用いられているＰＬＬ回
路は、そのような異なったタイプの位相比較器、例えば
、アナログ乗算型位相比較器とデジタル周波数位相比較
器を使用することにより、希望の周波数の発振出力を、
異なった信号形態の基準周波数入力から発生できるよう
に構成されている。また、周波数シンセサイザに使用さ
れているＰＬＬ回路も、１つの共通の基準周波数入力を
受けるようにそのようなアナログ位相比較器及びデジタ
ル位相比較器を接続し、それによって、Ｐ　１．　Ｌ回
路のロックアツプ時間を短縮することができるように構
成されている。

第７図には、そのようなＰＬＬ回路の代表的な回路構成
を示しである。図示のように、アナログ乗算を位相比較
器とデジタル周波数位相比較器とを含んでいる。各々の
位相比較器は、その基準入力端子に印加される基準入力
と、対応の分局器を通して電圧制御発振器ＶＣＯの発振
出力とを受け、それらの位相差を表す誤差電圧を対応の
積分器に与えるようになっている。これら積分器の出力
は、ｖＣＯへ入力するＤＣ電圧であり、これらＤＣ電圧
出力を受ける切換回路は、選択した一方のみをｖＣＯに
接続するよう設けられている。

この切換回路は、例えば、同期結合回路では基準周波数
入力を切換える時に作動され、また、周波数シシセサイ
ザでは、発振周波数の切換えと同時にデジタル位相比較
器側の積分器出力を所定の時間選択し、その後アナログ
位相比較器側の積分器出力を選択するように作動される
。

阪迭↓ようとする課題 上記のような従来のＰＬＬ回路においては、切換回路に
よる積分器出力の切換時に、ｖＣＯの発振出力の周波数
に大きな乱れが生じ、これによって、ループが安定なロ
ック状態に達するのに要するロックアツプ時間が長くな
る、という問題がある。

その原因として、ｖＣＯから切り離されループ外となっ
た側の積分器では、その出力電圧が、ＶＣＯに接続され
ていたときの電圧から大きく離れてしまうことが挙げら
れる。その理由は、このループ外の積分器には、対応の
同じくループ外の位相比較器から依然として位相誤差電
圧が入力されることに加えて、その位相比較器及びこの
積分器自体に含まれる増幅器の定常的なオフセット電圧
（このようなオフセット電圧は、ループ内に接続されて
いる場合には補正されるため問題とならない）が作用し
、これら電圧が累積されて積分器出力に現れてしまうた
めである。その結果、ｖＣＯには、切換前のロック電圧
とはほとんど無関係な電圧が印加されてしまい、従って
、ロックアツプ時間が長くなってしまう。

特に、このような問題のあるＰＬＬ回路を同期結合回路
に使用したＴＶ信号発生器では、上記の切換時に１１例
えば、そのＴＶ信号を受ける受像機において画像のゆれ
、色ずれとして視覚的に顕著に現れる。

従って、本発明の目的は、複数の位相比較器の切換時に
おいて、ｖＣＯへの入力電圧の変化を最小にしてロック
状態に達するロックアツプ時間を短縮するようにしたＰ
ＬＬ回路を提供することである。

課題を解決するための手段 上記の目的を達成するため、本発明のＰＬＬ回路では、
複数の位相比較器に対して、または複数の位相同期ルー
プに対して、ｖＣＯに入力するＶＣＯ電圧を保持する手
段を共通にする。

詳しくは、所定数の複数の基準周波数入力から所定の周
波数の発振出力を発生する本発明のＰＬＬ回路は、第１
図の基本構成図に示すように、ＶＣＯ入力電圧を受ける
ように接続されており、該ｖｃｏｔ圧の大きさに応じた
周波数の発振出力を発生する電圧制御発振器ＶＣＯｌと
、前記ｖＣＯ電圧を保持する電圧保持手段２と、前記所
定数の複数の位相比較手段３と、を備えている。これら
複数の位相比較手段３の各々は、前記複数の基準周波数
入力の異なった１つと前記発振出力とを受けるように接
続されており、それらの間の位相差を表す位相差信号を
発生する。

本発明のＰＬＬ回路は、更に、ｖｃｏ電圧補正手段４を
備えており、この手段４は、前記複数の位相比較手段３
からの複数の前記位相差信号を受けるように接続されて
いて、前記複数の位相差信号の選択された１つに応答し
て前記ｖｃｏ電圧を補正する。

また、本発明のＰＬＬ回路は、前記所定数の複数の分局
手段５を含むことができ、この各分周手段５は、１を含
む分周比を有しており、そして複数の位相比較手段３の
内の対応するものに対し、その分局比で分周した前記発
振出力を供給する。

■ 以上のような構成の本発明のＰ　＋−Ｌ回路においては
、ｖＣＯ電圧補正手段４は、ｖｃｏ電圧保持手段２に保
持された共通のｖＣＯ電圧を、複数の基準周波数入力の
夫々に基づく複数の位相差信号の選択した１つに応答し
て、補正するように作用する。

実施例 以下に、本発明の実施例について詳細に説明する。

第２図に示した本発明によるＰＬＬ回路の第１の実施例
は、第１と第２の２つの基準周波数入力を有した例であ
る。

このＰＬＬ回路は、同一または異なった第１の基準周波
数入力と第２の基準周波数入力とから所定の周波数の発
振出力を発生するだめのものであり、第１図の手段１，
２．３．４．５に対応して、電圧制御発振器ＶＣＯＩＯ
と、ｖＣＯ電圧保持器２０、第１タイプの位相比較器３
０及び第２タイプの位相比較器３２と、ｖＣＯ電圧補正
器４０と、２つの分周器５０及び５２と、を備えている
。

第１タイプ及び第２タイプの位相比較器３０及び３２は
、互いに異なった位相検出特性を有するものであり、例
えば、アナログ乗算型位相比較器とデジタル周波数位相
比較器である。

ｖｃｏ’を圧補正器４０は、第１位相比較器３０からの
位相差を表す位相誤差電圧を受けるように接続された第
１補正特性調整器４００と、第２位相比較器３２からの
位相差を表す位相誤差電圧を受けるように接続された第
２補正特性調整器４０２と、これら調整器４００．４０
２の出力の一方を選択する切換回路４０４と、この切換
回路４０４の出力に接続された電圧補正器４０６と、を
備えている。

電圧補正器４０６は、２つの位相同期ループに共通の基
本的な補正特性を有しており、そして第１及び第２の調
整器４００．４０２は、その基本的な補正特性を調整し
て夫々のループに適した補正特性にする。尚、補正器４
０６の基本補正特性をいずれか一方のループに最適のも
のとするならば、このループ側の調整器は、単なる接続
でよい。

上記の補正特性は、ＰＬＬ回路のキャプチャレンジ、ロ
ックレンジ、ロックアツプ時間を定めるものであり、例
えば、各ループのループゲイン、電圧補正器４０の周波
数特性等である。

この第２図のＰＬＬ回路では、基準周波数入力を切換え
るため、または位相比較器を切換えるため、切換回路４
０４を作動しても、ｖＣＯ電圧保持器２０が共通である
ため、切換直前のロック電圧が実質上そのままｖＣＯに
印加されることになる。

次に、第３図を参照して本発明のＰＬＬ回路の第２の実
施例について説明する。この第２の実施例のＰＬＬ回路
は、第２図に示したＰＬＬ回路と類似しており、同一の
要素には同一の番号を付しである。第２図のものと異な
っているのは、第３図のＰＬＬ回路がｖｃｏ鷹圧補圧補
正器４２えていることである。

このｖＣＯ電圧補正器４２は、図示のように、第１位相
比較器３０からの位相誤差電圧を受けるように接続され
た第１電圧補正器４２０゛と、第２位相比較器３２から
の位相誤差電圧を受けるように接続された第２電圧補正
器４２２と、これら補正器４２０．４２２の出力の内の
選択した一方を保持器２０に接続する切換回路４２４と
、を備えている。第１及び第２の補正器４２０．４２２
の各々は、関係する各ルーズに最適な補正特性を備えて
いる。

このＰＬＬ回路においても、ｖＣＯ電圧保持器２０は、
２つのループに共通である。また、この例では、電圧補
正器を各ループに別個に備えているため、従来と同じよ
うに、各ループに最適の補正特性を持たせることが容易
にできる。

次に、上記の第１実施例及び第２実施例のより具体化し
たものについて、以下に述べる。

第４図に示した本発明の第３の実施例は、第２図に示し
たＰＬＬ回路をＴＶ信号発生器用の同期結合回路に適用
したものであり、２つの基準周波数入力の信号形態が異
なった例を示している。

この同期結合回路は、入力端子６０に同期の基準となる
複合映像信号を受け、モして出力端子６【に、サブキャ
リア周波数ｆ　ｓｃ　（３，５８ＭＨｚ）の４倍の周波
数４ｆｓｅの発振出力を発生するものである。

この同期結合回路では、第１の基準周波数入力として複
合映像信号のカラーバーストが使用され、ｆＪｇ２の基
準周波数入力として水平同期パルスが使用される。入力
バッ７ア６２、クロミナンス信号成分のみをろ波して増
幅するクロミナンス増幅器６３、増幅器６３の出力を一
定の振幅に制限するリミッタ６４、クロミナンス信号を
検波するクロミナンス検波器６６、同期信号を抜き取る
同期分離回路７０、及びカラーバースト部分の間のみゲ
ートパルスを発生するゲートパルス発生器６８は、複合
映像信号のカラーバースト部分のみに対してアナログ乗
算型位相比較器３０２を動作させるためのものである。

一方、入カバッ７７６２、同期分離回路７０、及び回路
７０からの出力から水平同期パルスを抜き取るＨパルス
発生器７２は、水平同期パルスに対してデジタル周波数
位相比較器３２２を動作させるためのものである。これ
ら回路６２〜７２は、従来周知のものであり、これ以上
の説明は省略する。

アナログ位相比較器３０２は、断続する信号に対しても
動作可能な位相検出特性を存しており、従って、この同
期結合回路では、不連続なカラーバーストを基準周波数
入力とする位相比較器として使用されている。

位相比較器３０２．３２２の誤差電圧出力は、夫々、抵
抗器Ｒ１及びＲ２（これらは、第２図の調整器４００．
４０２に夫々対応）を介してアナログスイッチ４０４２
の入力に接続されている。

演算増幅器４０６２と、抵抗器Ｒ３と、コンデンサＣＩ
とは、積分器の主要部（演算増幅器４０６２と抵抗器Ｒ
３は第２図の電圧補正器４０６に対応し、コンデンサＣ
１はＶＣＯ電圧保持器２０に対応）を構成する。アナロ
グスイッチ４ｏ４２の出力は演算増幅器４０６２の反転
入力に接続されている。

演算増幅５４０６２の出力に接続された電圧制御発振器
ＶＣＸＯ１０２（例えば、入力電圧は０〜５ボルト）に
は、コンデンサｃ１に蓄積されたＤＣ電圧が印加される
。ロック状態では、ｖｃＸＯは、４ｆｓｃの周波数で発
振し、この発振出力を受ける１７４分周器５０２は、ｆ
ｓｃの分周信号を位相比較器３０２に供給し、また１／
９１０分周器５２２は、水平周波数ｆｈ　（１５，７５
ＫＨｚ）の分周信号を位相比較器３２２に供給する。

動作について説明すると、水平同期パルスを基準周波数
入力として使用する時、アナログスイッチ４０４２がＲ
２側に切換えられ、この時、この抵抗器Ｒ２は後続の増
幅器４０６２、抵抗器Ｒ３、コンデンナＣＩと合わさっ
て完全な積分器を構成する。この場合、抵抗器Ｒ２は、
下側のループのループゲインが適当となるような値に選
定されている。このルーズがロック状態に達した時、コ
ンデンサＣ１には、ｖｃｘｏの４ｆｓｃの発振周波数に
対応するＤＣのロック電圧が蓄積されている。

このような状態で、カラーバーストを基準周波数入力と
して使用するためアナログスイッチ４０４２がＲ１側に
切換えられると、今度は、抵抗器Ｒ１と、１ｉｋｊｆｃ
の増幅器４０６２、抵抗器Ｒ３、コンデンサＣ１とが完
全な積分器を構成することになる。しかし、コンデンサ
Ｃ１は、共用されているため、切換前のロック電圧をそ
のまま保持しており、このロック電圧が継続してｖｃｘ
ｏに印加される。従って、上側のループがロック状態に
達する時間は最小となる。尚、抵抗器Ｒ１は、上側のル
ープのループゲインが適当となるような値にされている
。

以上のように、第４図の同期結合回路は、アナログスイ
ッチ切換時のロックアツプ時間を最小限にでき、安定な
周波数での発振を確保することができる。これによって
、従来のような切換時の画像のゆれ、色ずれは、視認で
きない程度にすることができる。

次に、本発明の第４の実施例について、第５図を参照し
て説明する。この第４の実施例は、第２図に示した第１
実施例を標準信号発生器用の周波数シンセサイザとして
より具体化したものであり、これは２つの基準周波数入
力が同一である例を示している。

第５因から判るように、周波数シンセサイザは、１つの
基準周波数入力端子８ｏと、希望の周波数の発振出力を
発生する出力端子８２とを有している。このシンセサイ
ザの回路構成は、第４図の回路の右半分と類似しており
、異なっている点は、同一の基準周波数入力がアナログ
位相比較器３０４とデジタル位相比較器３２４に与えら
れることとである。デジタル位相比較器３２４は、キャ
プチャレンジが広く、従って、周波数切換直後のある短
い時間（例えば、１０ｍ５）使用される。−方、アナロ
グ位相比較器３０４は、キャプチャレンジは狭いが、ロ
ック状態でのＶＣＯ１０４の出力のＣ／Ｎ比を高く（高
い信号純度）することができるので、上記短い時間の終
了後に使用される。

更に、異なっている点は、分周器として１つの可変分周
器５００が使用されていることであり、可変分局器５０
０は、発振周波数を切換えるため、分周比が変更可能で
ある。

残りの回路部分、即ちＲ４−Ｒ６、アナログスイッチ４
０４４、演算増幅器４０６４、及びコンデンサＣ２は、
第４図の対応するものと同じ原理で動作するものである
。

この第５図の周波数シンセサイザにおいても、コンデン
サＣ２は共用されている。従って、周波数変更直後の短
時間の間に、デジタル位相比較器３２４を含むループに
よって、コンデンサＣ２にロック電圧が確立され、その
後、このロック電圧は、アナログ位相位相比較器３０４
を含むループで更に精密に調整されることになる。この
ように、コンデンサを共用することによって、少なくと
もその後者のループでのロックアツプ時間を一層短縮す
ることができる。

最後に、本発明の第５の実施例を第６図を参照して説明
する。この第５実施例は、第３図に示した第２の実施例
をより具体化しｔ；ものであり、第３図のｖＣＯ電圧補
正器４２、及びｖＣＯ電圧保持器２０に対応する部分の
みを詳しく示しである。

この第６図の回路は、同期結合回路及び周波数シンセサ
イザ等に同じく適用可能であり、その場合、第４図また
は第５図に示したアナログ位相比較器及びデジタル位相
比較器の出力とｖＣＯの入力との間の回路と置換すれば
よい。

演算増幅器４２００と抵抗器Ｒ７、Ｒ８とは、第１電圧
補正器４２０を構成し、一方演算増幅器４２２０と抵抗
器Ｒ９、ＲＩＯとは、第２電圧補正器４２２を構成する
。コンデンサＣ３は、電圧保持器２０を構成する。アナ
ログ位相比較器を含むループが使用される時、１対のア
ナログスイッチ４２４０．４２４２は、連動してａ側に
切換えられ、この時、増幅器４２００、抵抗器Ｒ７、Ｒ
８、コンデンサＣ３は、積分器を構成する。一方デジタ
ル位相比較器を含むループが使用される時、アナログス
イッチ４２４０．４２４２は、ｂ側に切換えられ、これ
によって、増幅器４２２０、抵抗器Ｒ９、ＲＩＯ及びコ
ンデンサＣ３が別の積分器を構成する。

この第６図の回路でも、コンデンサＣ３は共用されるの
で、前述の実施例と同様な動作が得られる。

効果 以上に詳細に述べた本発明のＰＬＬ回路によれば、異な
ったタイプ又は特性の複数の位相比較器を切換えて使用
する場合、ＶＣＯの発振出力の乱れを最小にでき、従っ
てロックアツプ時間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明のＰＬＬ回路の基本構成を示す図。 第２図は、本発明のＰＬＬ回路の第１の実施例を示す図
。 第３図は、本発明のＰＬＬ回路の第２の実施例を示す図
。 第４図は、第１の実施例を同期結合回路に適用したより
具体化した第３の実施例を示す回路図。 第５図は、第１の実施例を周波数シンセサイザに適用し
たより具体化した第４の実施例を示す回路図。 第６図は、第２の実施例をより具体化した第５の実施例
を示す回路図。 第７図は、複数の位相比較器を使用する従来の代表的な
ＰＬＬ回路を示すブロック図。 ［符号説明〕 ｌｌ　１０．１０２．１０４：電圧制御発振器、２　：
　ＶＣＯ’、ｔＥＥ保持手段、 ２０：ＶＣＯ電圧保持器、 ３：位相比較手段、 ３０：第１タイプ位相比較器、 ３２：第２タイプ位相比較器、 ３０２．３０４：アナログ乗算型位相比較器、３２２．
３２４：デジタル周波数位相比較器、４：ＶＣＯ電圧補
正手段、 ４０．４２　：　ＶＣＯ電圧補正器、 ５：分周手段、

Claims (8)

【特許請求の範囲】
1. （１）所定数の複数の基準周波数入力から所定の周波数
   の発振出力を発生するＰＬＬ回路において、 イ）第１電圧を受けるように接続されており、該第１電
   圧の大きさに応じた周波数の発振出力を発生する電圧制
   御発振器、 ロ）前記第１電圧を保持する電圧保持手段、 ハ）前記所定数の複数の位相比較手段であって、該複数
   の位相比較手段の各々は、前記複数の基準周波数入力の
   異なった１つと前記発振出力とを受けるように接続され
   ており、それらの間の位相差を表す位相差信号を発生す
   ること、 ニ）前記複数の位相比較手段からの複数の前記位相差信
   号を受けるように接続されており、前記複数の位相差信
   号の選択された１つに応答して前記第１電圧を補正する
   電圧補正手段、 から成るＰＬＬ回路。
2. （２）第１の基準周波数入力と第２の基準周波数入力と
   から所定の周波数の発振出力を発生するＰＬＬ回路にお
   いて、 イ）第１電圧を受けるように接続されており、該第１電
   圧の大きさに応じた周波数の発振出力を発生する電圧制
   御発振器、 ロ）前記第１電圧を保持する電圧保持手段、ハ）前記第
   １の基準周波数入力と前記発振出力とを受けるように接
   続されており、それらの間の位相差を表す第１の位相差
   信号を発生する第１のタイプの位相比較手段、 ニ）前記第２の基準周波数入力と前記発振出力とを受け
   るように接続されており、それらの間の位相差を表す第
   ２の位相差信号を発生する第２のタイプの位相比較手段
   、 ホ）前記第１の位相差信号と前記第２の位相差信号とを
   受けるように接続されており、前記第１と第２の位相差
   信号の選択された一方に応答して前記第１電圧を補正す
   る電圧補正手段、 から成るＰＬＬ回路。
3. （３）請求項第２項記載のＰＬＬ回路において、前記電
   圧補正手段が、 イ）入力を有しており、前記第１電圧を補正するための
   共通の補正手段、 ロ）前記第１の位相差信号を受けるように接続されてお
   り、該第１の位相差信号による前記補正手段の補正特性
   を調整するための第１補正特性調整手段、 ハ）前記第２の位相差信号を受けるように接続されてお
   り、該第２の位相差信号による前記補正手段の補正特性
   を調整するための第２補正特性調整手段、 ニ）前記第１及び第２の補正特性調整手段からの出力を
   受けるように接続されており、該第１及び第２の補正特
   性調整手段の出力の選択された一方を前記共通の補正手
   段の前記入力に接続する切換手段、 を含むこと、を特徴とするＰＬＬ回路。
4. （４）請求項第２項記載のＰＬＬ回路において、前記電
   圧補正手段が、 イ）前記第１の位相差信号を受けるように接続されてお
   り、該第１の位相差信号に応答して前記第１電圧を補正
   するための第１の補正信号を発生する第１補正手段、 ロ）前記第２の位相差信号を受けるように接続されてお
   り、該第２の位相差信号に応答して前記第１電圧を補正
   するための第２の補正信号を発生する第２補正手段、 ハ）前記第１の補正信号と前記第２の補正信号とを受け
   るように接続されており、該第１及び第２の補正信号の
   選択した一方を前記電圧保持手段に接続して前記第１電
   圧を補正するようにする切換手段、 とを含むこと、を特徴とするＰＬＬ回路。
5. （５）請求項第２項記載のＰＬＬ回路において、更に、 イ）前記電圧制御発振器の前記発振出力を受けるように
   接続されており、１の分周比を含む第１の分周比で前記
   発振出力を前記第１の位相比較手段に供給する第１分周
   手段、 ロ）前記電圧制御発振器の前記発振出力を受けるように
   接続されており、１の分周比を含む第２の分周比で前記
   発振出力を前記第２の位相比較手段に供給する第２分周
   手段、 を含む、ＰＬＬ回路。
6. （６）請求項第２項ないし第５項のいずれかに記載のＰ
   ＬＬ回路において、前記第１のタイプの位相比較手段は
   、アナログ乗算型位相比較器であり、前記第２のタイプ
   の位相比較手段は、デジタル周波数位相比較器であるこ
   と、を特徴とするＰＬＬ回路。
7. （７）前記第１の基準周波数入力がカラーバーストであ
   り、前記第２の基準周波数入力が水平同期パルスである
   、請求項第６項記載のＰＬＬ回路を用いたＴＶ信号発生
   器における同期結合回路。
8. （８）前記第１の基準周波数入力と前記第２の基準周波
   数入力とが同一である、請求項第６項記載のＰＬＬ回路
   を用いた周波数シンセサイザ。