JPS6294987A - Mis電界効果型半導体装置及びその情報の検出方法 - Google Patents
Mis電界効果型半導体装置及びその情報の検出方法Info
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- JPS6294987A JPS6294987A JP60235735A JP23573585A JPS6294987A JP S6294987 A JPS6294987 A JP S6294987A JP 60235735 A JP60235735 A JP 60235735A JP 23573585 A JP23573585 A JP 23573585A JP S6294987 A JPS6294987 A JP S6294987A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMIS電界効果型半導体装置及びその情報の検
出方法に関する。
出方法に関する。
電荷捕獲層としてフローティングゲートt−有する従来
のEPROM のメモリトランジスタの一例の平面図及
びA−A’線断面図全第4図(a)、Φ)に示す。
のEPROM のメモリトランジスタの一例の平面図及
びA−A’線断面図全第4図(a)、Φ)に示す。
第4図(a)、 (b)において、メモリトランジスタ
はP型半導体基板1上に形成されたN型不純物層からな
るソース2.ドレーン3と、第1のゲート絶縁膜4と第
2のゲート絶縁膜6の間に形成され之フローティングゲ
ート5と、その上部の第2のゲート絶縁膜6上に形成さ
れた制御ゲート電極7とにより構成されており、フロー
ティングゲート5に負の電荷を蓄積しているか否かによ
って、データの判別が行なわれる。
はP型半導体基板1上に形成されたN型不純物層からな
るソース2.ドレーン3と、第1のゲート絶縁膜4と第
2のゲート絶縁膜6の間に形成され之フローティングゲ
ート5と、その上部の第2のゲート絶縁膜6上に形成さ
れた制御ゲート電極7とにより構成されており、フロー
ティングゲート5に負の電荷を蓄積しているか否かによ
って、データの判別が行なわれる。
また一般的に、フローティングゲート5に負の電荷(電
子)を蓄積すること全書込みと称し、制御ゲート電極7
とドレーン電極3に高電圧(一般に10〜200)を印
加し、チャIネル電流金流し、ドレーン近傍で発生する
ホットエレクトロン全70−ティングゲートへ注入して
行う。(以下この注入をチャンネル注入と称する。)こ
の時、制御ゲート電極7からのしきい電圧は7〜15V
となる。
子)を蓄積すること全書込みと称し、制御ゲート電極7
とドレーン電極3に高電圧(一般に10〜200)を印
加し、チャIネル電流金流し、ドレーン近傍で発生する
ホットエレクトロン全70−ティングゲートへ注入して
行う。(以下この注入をチャンネル注入と称する。)こ
の時、制御ゲート電極7からのしきい電圧は7〜15V
となる。
一方、この蓄積された電子全紫外線によシ励起して放出
することを消去と称し、これによシ制御ゲート電極7か
らのしきい電圧は1〜2■となる。
することを消去と称し、これによシ制御ゲート電極7か
らのしきい電圧は1〜2■となる。
読出しは制御ゲート電極7に通常の電源電圧(4〜6V
)’に印加した状態で電流が流れるか否か全センス増幅
器で判別して行う。
)’に印加した状態で電流が流れるか否か全センス増幅
器で判別して行う。
従って上述の如く、従来のメモリトランジスタには書込
状態つまり、制御グーl−電極からのしきい電圧が高い
状態と、消去状態、つまり制御ゲート電極からのしきい
電圧が低い状態が存在しており、換言すると、1つのメ
モリトランジスタは1ビツトの情報音もっていることに
なる。
状態つまり、制御グーl−電極からのしきい電圧が高い
状態と、消去状態、つまり制御ゲート電極からのしきい
電圧が低い状態が存在しており、換言すると、1つのメ
モリトランジスタは1ビツトの情報音もっていることに
なる。
次に、第5図に示し文従来のEFROM の周辺回路図
を用いて書込み及び読出し動作について説明する。
を用いて書込み及び読出し動作について説明する。
まず書込みではプログラム信号PGMによりセンス増幅
器20が切離され、書込回路1oが動作する。次にワー
ド線の一本であるXnが選択され、書込電圧Vl)I)
がメモリトランジスタQss又はQ54等の制御ゲート
電極に印加される。更に選択線Ynが指定されてセレク
タトランジスタQ5□が導通すると、書込回路10から
書込電圧vppがディジット線Bnに印加され、上述し
比様に、メモリトランジスタQs3はチャンネル注入に
よシ書込まれる。
器20が切離され、書込回路1oが動作する。次にワー
ド線の一本であるXnが選択され、書込電圧Vl)I)
がメモリトランジスタQss又はQ54等の制御ゲート
電極に印加される。更に選択線Ynが指定されてセレク
タトランジスタQ5□が導通すると、書込回路10から
書込電圧vppがディジット線Bnに印加され、上述し
比様に、メモリトランジスタQs3はチャンネル注入に
よシ書込まれる。
読出し動作では、プログラム信号PGMが入力されず、
書込回路1oが切離されてセンス増幅器20が動作する
。次にXn、YnによりメモリトランジスタQsaが選
択され、この時Qssのしきい電圧ノ高低がビット線B
nに流れる電流によりセンス増幅器20で判別される。
書込回路1oが切離されてセンス増幅器20が動作する
。次にXn、YnによりメモリトランジスタQsaが選
択され、この時Qssのしきい電圧ノ高低がビット線B
nに流れる電流によりセンス増幅器20で判別される。
この様にメモリトランジスタQssは電流を流すか否か
で1ビツトの情報を有している。
で1ビツトの情報を有している。
上述した従来のEFROMのメモリトランジスタは1個
につき1ビツトの情報しか有していない為、大容量化を
計るには必要なピット数分のメモリlトランジスタを増
加させる必要がある。従って大容量EPROMは大きな
面積となり、コストが高く、歩留が低いという問題点が
あった。又大きなチップ面績である事から紫外線照射用
窓を、消去特性を維持する為に犬きくする必要があるが
、これにより、組立ケースの強度が低下し、信頼惟上か
らも大きな問題点全盲していた。
につき1ビツトの情報しか有していない為、大容量化を
計るには必要なピット数分のメモリlトランジスタを増
加させる必要がある。従って大容量EPROMは大きな
面積となり、コストが高く、歩留が低いという問題点が
あった。又大きなチップ面績である事から紫外線照射用
窓を、消去特性を維持する為に犬きくする必要があるが
、これにより、組立ケースの強度が低下し、信頼惟上か
らも大きな問題点全盲していた。
本発明の第1の目的は従来の1/2のメモリトランジス
タ数で同一容量の情報が得られ、チップ面積が小さく高
歩留でかつ信頼性の普いMI8電界効果型半導体装吟を
提供することにある。
タ数で同一容量の情報が得られ、チップ面積が小さく高
歩留でかつ信頼性の普いMI8電界効果型半導体装吟を
提供することにある。
本発明の第2の目的は1個のメモIJ )ランジスタか
ら2ビツトの情報を判別することのできるMIS電界効
果型半導体装置の情報の検出方法全提供することにある
。
ら2ビツトの情報を判別することのできるMIS電界効
果型半導体装置の情報の検出方法全提供することにある
。
第1の発明のMIS電界効果型半導体装置は、一導電型
半導体基板上に形成された逆導電型の第1及び第2の拡
散層と、この第1及び第2の拡散層間全チャネル領域と
しこのチャネル領域上に形成されたゲート絶縁膜と、こ
のゲート絶縁膜中に形成され前記第1の拡散層と実質的
に重なりかつ前記チャネル領域を横切って形成され之第
1の電荷捕獲層と、前記ゲート絶縁膜中に形成され前記
第2の拡散層と実質的に重なりかつ前記チャネル領域を
横切って形成された第2の電荷捕獲層と、前記ゲート絶
縁膜上に形成され前記第1及び第2の電荷捕獲層と重な
りを有して形成されt制御ゲート電極とを含んで構成さ
れる。
半導体基板上に形成された逆導電型の第1及び第2の拡
散層と、この第1及び第2の拡散層間全チャネル領域と
しこのチャネル領域上に形成されたゲート絶縁膜と、こ
のゲート絶縁膜中に形成され前記第1の拡散層と実質的
に重なりかつ前記チャネル領域を横切って形成され之第
1の電荷捕獲層と、前記ゲート絶縁膜中に形成され前記
第2の拡散層と実質的に重なりかつ前記チャネル領域を
横切って形成された第2の電荷捕獲層と、前記ゲート絶
縁膜上に形成され前記第1及び第2の電荷捕獲層と重な
りを有して形成されt制御ゲート電極とを含んで構成さ
れる。
第2の発明のMI8電界効果型半導体装置の情報の検出
方法は、一導電型半導体基板上に形成された逆導電型の
第1及び第2の拡散層と、この第1及び第2の拡散層間
をチャネル領域としこのチャネル領域上に形成されたゲ
ート絶縁膜と、このゲート絶縁膜中に形成され前記第1
の拡散層と実質的に重なりかつ前記チャネル領域を横切
って形成された第1の電荷捕獲層と、前記ゲート絶縁膜
中に形成され前記第2の拡散層と実質的に重なりかつ前
記チャネル領域を横切って形成された第2の電荷捕獲層
と、前記ゲート絶縁膜上に形成され前記第1及び第2の
電荷捕獲層と重なりを有して形成された制御ゲート電極
とを備えたMIS電界効果型半導体装置の前記第1及び
第2の拡散層をそれぞれドレーン及びソースとして動作
させて前記第2の電荷捕獲層の電荷状態を判別し、次に
前記第1及び第2の拡散層をそれぞれソース及びドレー
ンとして動作させて前記第1の電荷捕獲層の電荷状態を
判別するものである。
方法は、一導電型半導体基板上に形成された逆導電型の
第1及び第2の拡散層と、この第1及び第2の拡散層間
をチャネル領域としこのチャネル領域上に形成されたゲ
ート絶縁膜と、このゲート絶縁膜中に形成され前記第1
の拡散層と実質的に重なりかつ前記チャネル領域を横切
って形成された第1の電荷捕獲層と、前記ゲート絶縁膜
中に形成され前記第2の拡散層と実質的に重なりかつ前
記チャネル領域を横切って形成された第2の電荷捕獲層
と、前記ゲート絶縁膜上に形成され前記第1及び第2の
電荷捕獲層と重なりを有して形成された制御ゲート電極
とを備えたMIS電界効果型半導体装置の前記第1及び
第2の拡散層をそれぞれドレーン及びソースとして動作
させて前記第2の電荷捕獲層の電荷状態を判別し、次に
前記第1及び第2の拡散層をそれぞれソース及びドレー
ンとして動作させて前記第1の電荷捕獲層の電荷状態を
判別するものである。
次に、本発明の実施例(でついて図面を参照して説明す
る。
る。
第1図(a)、 (b)は本第1の発明のMIS電界効
果型半導体装置のメモリトランジスタの一例の平面図及
びB−B′線断面図である。
果型半導体装置のメモリトランジスタの一例の平面図及
びB−B′線断面図である。
第1図(a)、(b)において、メモリトランジスタは
P型半導体基板1上に形成されN型不純物が導入された
第1及び第2の拡散層11.12と、この第1及び第2
の拡散層11.12間をチャネル領域とし、このチャネ
ル領域上に形成されたゲート絶縁膜14と、このゲート
絶縁膜14中に形成され第1及び第2の拡散層11.1
2とそれぞれ実質的に重なりかつチャネル領域を横切っ
て形成されt第1及び第2のフローティングゲート15
゜16と、ゲート絶縁膜14上に形成され、第1及び第
2のフローティングゲー)15.16と重なりを有して
形成された制御ゲート電極7とから構成されている。
P型半導体基板1上に形成されN型不純物が導入された
第1及び第2の拡散層11.12と、この第1及び第2
の拡散層11.12間をチャネル領域とし、このチャネ
ル領域上に形成されたゲート絶縁膜14と、このゲート
絶縁膜14中に形成され第1及び第2の拡散層11.1
2とそれぞれ実質的に重なりかつチャネル領域を横切っ
て形成されt第1及び第2のフローティングゲート15
゜16と、ゲート絶縁膜14上に形成され、第1及び第
2のフローティングゲー)15.16と重なりを有して
形成された制御ゲート電極7とから構成されている。
このように構成されたメモリトランジスタは、第1及び
第2のフローティングゲート15.16に電子が注入さ
れているが否が金、第1及び第2の拡散mll、12に
ソース又はドレーンとして動作して読出すことにより判
別できるため、1つのメモリトランジスタ内[2ビツト
の情報を蓄積することができる。
第2のフローティングゲート15.16に電子が注入さ
れているが否が金、第1及び第2の拡散mll、12に
ソース又はドレーンとして動作して読出すことにより判
別できるため、1つのメモリトランジスタ内[2ビツト
の情報を蓄積することができる。
次に、本第2の発明のMIS電界効果型半導体装置の情
報の検出方法の一実施例の動作を第3図(a)〜(ロ)
に示したドレーンの電圧−電流(VD−ID)特性図を
用いて説明する。
報の検出方法の一実施例の動作を第3図(a)〜(ロ)
に示したドレーンの電圧−電流(VD−ID)特性図を
用いて説明する。
第1図(a)、 (b)に示した構造を有するEPRO
MのメモリトランジスタにはVD−ID特性が第3図(
a)〜(d)に示されるような4つの状態が存在する。
MのメモリトランジスタにはVD−ID特性が第3図(
a)〜(d)に示されるような4つの状態が存在する。
すなわち、第1の拡散層11をドレーンとし、第2され
ていない第3図(a)に示されるVD−より特性を持つ
第1の状態第1のフローティングゲート15のみ電3−
≠*=乏が注入され第3図の)に示されるvD−I D
特性を持つ第2の状態、第2のフローティングゲート1
6のみe+≠≠=ミが注入され第3図(C)に示される
VD−ID特性を持つ第3の状態及び81.第2のフロ
ーティングゲー) 15.16に電子が注入され第3図
(d)に示されるVD−■D%性を持つ第4の状態であ
る。
ていない第3図(a)に示されるVD−より特性を持つ
第1の状態第1のフローティングゲート15のみ電3−
≠*=乏が注入され第3図の)に示されるvD−I D
特性を持つ第2の状態、第2のフローティングゲート1
6のみe+≠≠=ミが注入され第3図(C)に示される
VD−ID特性を持つ第3の状態及び81.第2のフロ
ーティングゲー) 15.16に電子が注入され第3図
(d)に示されるVD−■D%性を持つ第4の状態であ
る。
まず第1の状態では、VD−IDfi−性は通常のMI
S型電界効果トランジスタと同様に制御ゲート電極7の
電圧により作動する。次に第2の状態ではドレーン側フ
ローティングゲート15に電子が注入されており、ドレ
ーン電圧をある程度高くするとドレーン電流は流れる。
S型電界効果トランジスタと同様に制御ゲート電極7の
電圧により作動する。次に第2の状態ではドレーン側フ
ローティングゲート15に電子が注入されており、ドレ
ーン電圧をある程度高くするとドレーン電流は流れる。
すなわちセンス増幅器の読み出し電圧を調節することに
よりドレーン電流の流れ念ことを判別できる。更に第3
の状態ではソース側のフローティングゲート16に電子
が注入されており、ドレーン電流は極めて低く押えられ
る為ドレーン電流は流れないと判別される。次に第4の
状態では第1.第2のフローティングゲート15.16
に電子が注入される為ドレーン電流は流れない。
よりドレーン電流の流れ念ことを判別できる。更に第3
の状態ではソース側のフローティングゲート16に電子
が注入されており、ドレーン電流は極めて低く押えられ
る為ドレーン電流は流れないと判別される。次に第4の
状態では第1.第2のフローティングゲート15.16
に電子が注入される為ドレーン電流は流れない。
つまり本実施例によるEPROMのメモリトランジスタ
ではソース側に電子が注入されると1オフ“として、又
注入されていなければ1オン”と判別されドレーン側の
70−ティングゲートに電子が注入されているか否かに
は関係がない。従って、第1の拡散層11と第2の拡散
層12のソース、ドレーンとしての動作を逆転させるこ
とにより、1つのEFROMのメモリトランジスタ全2
つのEFROMのメモリトランジスタの如き動作をさせ
る事ができる。
ではソース側に電子が注入されると1オフ“として、又
注入されていなければ1オン”と判別されドレーン側の
70−ティングゲートに電子が注入されているか否かに
は関係がない。従って、第1の拡散層11と第2の拡散
層12のソース、ドレーンとしての動作を逆転させるこ
とにより、1つのEFROMのメモリトランジスタ全2
つのEFROMのメモリトランジスタの如き動作をさせ
る事ができる。
本実施例のEFROMのメモリトランジスタへの書込は
アバランシェ注入で行う。つまり制御ゲート電極7及び
電子を注入する側の70−ティングゲートと重なりをも
つドレーン電圧を上げる事によりドレーン近傍でアバラ
ンシェブレイクダウンを発生させると電子が70−ティ
ングゲートに注入される。一方ソース側のフローティン
グゲートはアバランシェブレイクダウンの発生点から離
れており、又ソースとなる拡散層によってその電位が低
くなっている為電子は注入されない。又中間に制御ゲー
ト電極7による反転層があり、これが障壁となる。次に
第1及び第2の拡散層をそれぞれソース及びドレーンと
して動作させれば逆の70−ティングゲートへの電子の
注入ができる。
アバランシェ注入で行う。つまり制御ゲート電極7及び
電子を注入する側の70−ティングゲートと重なりをも
つドレーン電圧を上げる事によりドレーン近傍でアバラ
ンシェブレイクダウンを発生させると電子が70−ティ
ングゲートに注入される。一方ソース側のフローティン
グゲートはアバランシェブレイクダウンの発生点から離
れており、又ソースとなる拡散層によってその電位が低
くなっている為電子は注入されない。又中間に制御ゲー
ト電極7による反転層があり、これが障壁となる。次に
第1及び第2の拡散層をそれぞれソース及びドレーンと
して動作させれば逆の70−ティングゲートへの電子の
注入ができる。
上記実施例のメモリトランジスタを使用した場合のEF
ROMの周辺回路図を第2図に示す。ワード線Xnによ
ってメモリlトランジスタの制御ゲートを選択線Yn、
Yn+1でメモリlトランジスタのソース、ドレーンの
切換えを行う。書込時は書込回路10が動作し、高電圧
が印加されると共にXn 、 Yn 、 YH+1
も高電圧系信号となる。
ROMの周辺回路図を第2図に示す。ワード線Xnによ
ってメモリlトランジスタの制御ゲートを選択線Yn、
Yn+1でメモリlトランジスタのソース、ドレーンの
切換えを行う。書込時は書込回路10が動作し、高電圧
が印加されると共にXn 、 Yn 、 YH+1
も高電圧系信号となる。
[発明の効果〕
以上説明したように本発明は、フローティングゲートを
2つに分割しt構造と、ソース、ドレーンを切換えて動
作させることにより、1つのEFROMのメモリトラン
ジスタに2ビツトの情報を蓄積しそれを検出することが
できる効果がある。従って従来の装置にくらべ1/2の
メモリlトランジスタ数で同一容量の情報が得られ、チ
ップ面積が小さく高歩留でかつ信頼性の高いMI8電界
効果型半導体装置及びその情報の検出方法が得られる。
2つに分割しt構造と、ソース、ドレーンを切換えて動
作させることにより、1つのEFROMのメモリトラン
ジスタに2ビツトの情報を蓄積しそれを検出することが
できる効果がある。従って従来の装置にくらべ1/2の
メモリlトランジスタ数で同一容量の情報が得られ、チ
ップ面積が小さく高歩留でかつ信頼性の高いMI8電界
効果型半導体装置及びその情報の検出方法が得られる。
第1図(a)、(b)は水筒1の発明のMI8電界効果
型半導体装置のメモIJ )ランジスタの一例の平面図
及びB−B’Q断面図、第2図は第1図(a)、 (b
)のメモリトランジスタを用い之場合のEPROMの周
辺回路図、第3図(a)〜(d)は第1図(a)、Φ)
のメモリトランジスタのVD−工p特性図、第4図(a
)、(b)は従来のEFROMのメモリトランジスタの
一例の平面図及びA−A’線断面図、第5図は第4図(
a)、 (b)のメモリトランジスタを用いた場合のE
FROMの周辺回路図である。 1・・・・・・P型半導体基板、2・・・・・・ソース
、3・・・・・・ドレーン、4・・・・・・第1のゲー
ト絶縁膜、5・・・・・・フローティングゲート、6・
・・・・・第2のゲート絶縁膜、7・・・・・・制御ゲ
ート電極、10・・・・・・書込回路、11・・・・・
・第1の拡散層、12・・・・・・第2の拡散層、14
・・・・・ゲート絶縁膜、15・・・・・・第1のフロ
ーティングゲート、16・・・・・・第2のフローティ
ングゲート、20・・・・・・センス増幅器。 代理人 弁理士 内 原 腎ぐ;=’s11,5
・−,1・ Vv V’Z)(a)
(b)Vv
Vv(c )
(d )心 、3 図 躬4図
型半導体装置のメモIJ )ランジスタの一例の平面図
及びB−B’Q断面図、第2図は第1図(a)、 (b
)のメモリトランジスタを用い之場合のEPROMの周
辺回路図、第3図(a)〜(d)は第1図(a)、Φ)
のメモリトランジスタのVD−工p特性図、第4図(a
)、(b)は従来のEFROMのメモリトランジスタの
一例の平面図及びA−A’線断面図、第5図は第4図(
a)、 (b)のメモリトランジスタを用いた場合のE
FROMの周辺回路図である。 1・・・・・・P型半導体基板、2・・・・・・ソース
、3・・・・・・ドレーン、4・・・・・・第1のゲー
ト絶縁膜、5・・・・・・フローティングゲート、6・
・・・・・第2のゲート絶縁膜、7・・・・・・制御ゲ
ート電極、10・・・・・・書込回路、11・・・・・
・第1の拡散層、12・・・・・・第2の拡散層、14
・・・・・ゲート絶縁膜、15・・・・・・第1のフロ
ーティングゲート、16・・・・・・第2のフローティ
ングゲート、20・・・・・・センス増幅器。 代理人 弁理士 内 原 腎ぐ;=’s11,5
・−,1・ Vv V’Z)(a)
(b)Vv
Vv(c )
(d )心 、3 図 躬4図
Claims (2)
- (1)一導電型半導体基板上に形成された逆導電型の第
1及び第2の拡散層と、該第1及び第2の拡散層間をチ
ャネル領域とし該チャネル領域上に形成されたゲート絶
縁膜と、該ゲート絶縁膜中に形成され前記第1の拡散層
と実質的に重なりかつ前記チャネル領域を横切って形成
された第1の電荷捕獲層と、前記ゲート絶縁膜中に形成
され前記第2の拡散層と実質的に重なりかつ前記チャネ
ル領域を横切って形成された第2の電荷捕獲層と、前記
ゲート絶縁膜上に形成され前記第1及び第2の電荷捕獲
層と重なりを有して形成された制御ゲート電極とを含む
ことを特徴とするMIS電界効果型半導体装置。 - (2)一導電型半導体基板上に形成された逆導電型の第
1及び第2の拡散層と、該第1及び第2の拡散層間をチ
ャネル領域とし該チャネル領域上に形成されたゲート絶
縁膜と、該ゲート絶縁膜中に形成され前記第1の拡散層
と実質的に重なりかつ前記チャネル領域を横切って形成
された第1の電荷捕獲層と、前記ゲート絶縁膜中に形成
され前記第2の拡散層と実質的に重なりかつ前記チャネ
ル領域を横切って形成された第2の電荷捕獲層と、前記
ゲート絶縁膜上に形成され前記第1及び第2の電荷捕獲
層と重なりを有して形成された制御ゲート電極とを備え
たMIS電界効果型半導体装置の前記第1及び第2の拡
散層をそれぞれドレーン及びソースとして動作させて前
記第2の電荷捕獲層の電荷状態を判別し、次に前記第1
及び第2の拡散層をそれぞれソース及びドレーンとして
動作させて前記第1の電荷捕獲層の電荷状態を判別する
ことを特徴とするMIS電界効果型半導体装置の情報の
検出方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235735A JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Mis電界効果型半導体装置及びその情報の検出方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235735A JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Mis電界効果型半導体装置及びその情報の検出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6294987A true JPS6294987A (ja) | 1987-05-01 |
JPH0571146B2 JPH0571146B2 (ja) | 1993-10-06 |
Family
ID=16990444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60235735A Granted JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Mis電界効果型半導体装置及びその情報の検出方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6294987A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1985-10-21 JP JP60235735A patent/JPS6294987A/ja active Granted
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Also Published As
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JPH0571146B2 (ja) | 1993-10-06 |
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