KR100212010B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, P형 MOS 트랜지스터의 펀치-쓰루우 문제를 개선하기 위하여 실리콘 기판에 GeF3 +이온을 주입하여 표면 부위를 비정질화시킨 후 저에너지로11B+이온을 주입하여 접합 영역을 형성하므로써 소자의 전기적 특성이 향상될 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
Description
제1(a)도 및 제1(b)도는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1및11 : 실리콘 기판 2및12 : N-웰
3및13 : 게이트 산화막 4및14 : 폴리실리콘층
4및14A : 게이트 전극 5및15 : 산화막 스페이서
6및16 : 접합 영역 16A : 비정질층
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 실리콘 기판에 GeF3 +이온을 주입하여 실리콘 기판의 표면에 비정질층을 한 후11B+이온을 주입하고 열처리 공정을 실시하여 접합 영역을 형성하는 동시에 GeF3 +이온의 불소성분에 의해 불소 화합물의 생성을 극소화시키므로써 소자의 전기적 특성을 향상시킬 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 트랜지스터의 크기도 감소된다. 트랜지스터의 크기 감소는 채널 길이(Channel Length)의 감소를 가져온다. 그런데 트랜지스터의 채널 길이가 짧을 경우, 트랜지스터의 동작시 소오스 및 드레인 접합(Source/Drain Junction)의 공핍 영역(Depletion Region)이 서로 만나면서 두 접합 영역 사이에 갑자기 많은 전류가 흐르는 현상이 발생된다. 이를 펀치-쓰루우(Punch-Through)라 한다. 이와 같은 펀치-쓰루우 현상은 소자의 고집적화에 따라 더욱 심하게 발생된다. 특히 N형 및 P형 MOS 트랜지스터로 구성되는 CMOS 트랜지스터에서 P형 MOS 트랜지스터의 경우 펀치-쓰루우 문제는 실제적으로 심각하게 나타난다. 이를 개선하기 위해서는 P형 MOS 트랜지스터의 접합 깊이(Junction Depth)를 얕게 형성하는 것이 필요하다. 그러면 종래 P형 MOS 트랜지스터의 제조 방법을 제1(a)도 및 제1(b)도를 통해 설명하면 다음과 같다.
종래의 P형 MOS 트랜지스터의 제조 방법은 제1(a)도에 도시된 바와 같이 N-웰(2)이 형성된 실리콘 기판(1)상에 게이트 산화막(3) 및 폴리실리콘층(4)을 순차적으로 형성한 후 패터닝하여 게이트 전극(4A)을 형성한다. 게이트 전극(4A)의 양측벽에 산화막 스페이서(5)를 형성한 후 노출된 실리콘 기판(1)에 P형의 불순물 이온을 주입하고 열처리하여 제1(b)도와 같이 접합 영역(6)을 형성한다. 여기서 P형 불순물 이온으로는49BF2 +이온이 일반적으로 널리 사용된다.49BF2 +이온을 사용할 경우,49BF2 +분자 이온이 실리콘 기판(1) 내부로 주입되는 과정에서 붕소(B)와 불소(F) 이온으로 각각 유리되는데, 붕소(B)와 불소(F)이온은 각각의 다른 이온주입 깊이(Rp; Projected Range)를 갖게 된다. 붕소(B) 이온의 주입 깊이는 하기의 식 1과 같으며, 불소(F) 이온의 주입 깊이는 사기의 식 2와 같다.
그러므로 예를 들어 40KeV의 BF2 +이온을 주입할 경우 약 9KeV의 BF+이온을 주입한 것과 동일한 주입 깊이를 얻을 수 있다. 따라서 저에너지를 이용하는 경우 이온 빔의 추출이 어려운 붕소 이온 대신 비교적 이온 빔 전류가 많이 생성되는 BF2 +이온을 사용하므로써 원하는 주입 깊이를 얻을 수 있다. 또한 BF2 +이온을 사용하면 동일한 주입 깊이를 갖는 붕소 이온을 사용하는 경우보다 채널링(Channeling)이 적게 발생되는 잇점이 있다.
상기 BF2 +이온을 주입한 후에는 주입된 이온들의 전기적 활성화를 위해 열처리를 실시한다. 그러나 열처리 후 실리콘 기판 내부에는 불소 잔류물들이 남게 되고, 상기 불소 잔류물들은 금속층과의 접촉이 이루어지는 콘택홀(Contact Hole)내의 실리콘 기판의 표면에서 불소 거품(Fluorine Bubble)을 형성하여 접촉 저항(Contact Resistance)을 증가시키며, 접합 영역내에서 불화 석출물(Fluorine Precipitate)을 형성하여 전도도를 저하시킨다.
근래에 들어 서브 마이크론(Sub Micron)의 채널 길이를 갖는 P형 MOS 트랜지스터의 제조 공정에서 붕소 이온 주입시 발생되는 채널링을 감소시키기 위하여, 먼저 실리콘 기판에 실리콘(Si), 게르마늄(Ge), 불소(F) 및 비소(As) 이온을 주입하여 표면을 비정질화시킨 후 저에너지를 이용하여 붕소(11B+) 또는 BF2 +분자 이온을 주입하는 방법이 제안되었다. 그러나 이방법을 이용할 경우 몇가지 단점이 발생되었다. 첫째, 상기 실리콘(Si), 게르마늄(Ge) 또는 불소(F+) 이온을 종래의 이온 주입기를 이용하여 주입하는 경우 빔 전류가 적게 발생되어 생산성이 저하된다. 둘째, 상기 실리콘(Si) 및 게르마늄(Ge) 이온을 주입하여 표면을 비정질화시킨 후 저에너지를 이용하여 붕소 이온을 주입하는 경우 열처리후에 잔류되는 결정 결함으로 인하여 접합 영역에서 누설 전류가 발생된다. 셋째, 상기 실리콘(Si) 및 게르마늄(Ge) 이온을 주입하여 표면을 비정질화시킨 후 BF2 +분자 이온을 주입하는 경우 BF2 +이온만 주입하는 경우보다 비정질층이 더 깊게 형성된다. 또한 실리콘 내부에 공동형 결함 및 침입형 결함이 많이 생성되어 열처리 초기 확산 속도를 더 증가시키므로 접합 깊이가 증가되며, BF2 +이온을 주입하는 경우에 생성되는 불소 잔류물이 그대로 잔류된다. 넷째, 비소(As+) 이온을 주입하여 표면을 비정질화시키는 경우 접합 영역의 전기 전도도가 저하되고, 상기 접합 영역에서 전자의 농도가 높아져 역전압 인가시 누설 전류의 발생이 증가되기 때문에 소자의 제조에 적용하기 어렵다. 다섯째, 상기 실리콘(Si), 게르마늄(Ge) 또는 불소(F+) 이온과 같은 질량이 작은 이온을 사용하는 경우 질량이 무거운 이온을 사용할 경우보다 이온 주입 깊이가 더 깊게 형성되어 격자 손상층이 더 깊게 형성된다. 그러므로 BF2 +와 같이 질량이 무거운 이온을 사용하는 경우보다 열처리후에 격자 손상층이 공핍층 가까이 형성되어 전류의 손실이 100 내지 1000배 가량 많이 발생된다. 특히 서브 쿼터 마이크론(Sub Quarter Micron)화 되는 집적 회로의 제조 공정에서는 접합 영역을 얕게 형성하기 위해 열처리 시간을 짧게 실시하기 때문에 이온 주입시에 형성된 격자 손상이 완전히 제거되지 않는다. 그러므로 잔류되는 격자 손상으로 인한 전류의 손실은 더욱 증가된다.
따라서, 본 발명은 실리콘 기판에 GeF3 +이온을 주입하여 표면을 비정질화시킨 후11B+이온을 주입하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적 이 있다.
상술한 목적을 달성하기 위한 본 발명은 N-웰이 형성된 실리콘 기판 상부에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측벽에 산화막 스페이서를 형성한 후 노출된 실리콘 기판에 GeF3 +이온을 주입하여 상기 실리콘 기판의 표면 부위에 비정질층을 형성하는 단계와, 저에너지를 이용하여 상기 노출된 실리콘 기판에 붕소(11B+)이온을 주입하는 단계와, 열처리 공정을 실시하여 접합 영역을 형성하는 동시에 상기 GeF3 +이온에 함유된 불소 성분이 상기 실리콘 기판의 표면에서 실리콘 및 게르마늄 원소들과 반응하여 SixGe1-xF4성분의 가스를 방출시켜 불소 화합물의 생성을 극소화시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
제2(a)도를 참조하면, N-웰(12)이 형성된 실리콘 기판(11)상에 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성한 후 패터닝하여 게이트 전극(14A)을 형성한다. 게이트 전극(14A)의 양측벽에 산화막 스페이서(15)를 형성한 후 노출된 실리콘 기판(11)에 5.0E13 내지 1.0E15 이온/정도로 질량이 무거운 이온을 20 내지 150KeV의 에너지로 주입하여 실리콘 기판(11)의 표면 부위에 비정질층(16A)을 종래보다 얕게 형성한다.
제2(b)도는 노출된 실리콘 기판(11)에 5.0E14 내지 5.0E15 이온/㎠의 붕소(11B+) 이온을 1 내지 20KeV의 저에너지로 주입하는 상태의 단면도인데, 이때 비정질층(16A)에 의해 채널링의 발생이 감소된다.
제2(c)도는 열처리를 실시하여 접합영역(16A)의 형성을 완료한 상태의 단면도인데, 열처리시 주입된 GeF3 +이온에 함유된 불소 성분이 실리콘 기판(11)의 표면에서 실리콘(Si) 및 게르마늄(Ge) 원소들과 반응하여 SixGe1-xF4성분의 가스로 방출된다. 그러므로 잔류되는 불소의 량은 BF2 +이온만을 주입한 경우보다 1/40 내지 1/2 정도로 적으며, 따라서 실리콘 기판의 표면에서 불소 화합물의 생성이 극소화되어 접합 영역과 금속층의 접촉 저항이 감소된다.
본 발명에서 사용하는 GeF3 +분자 이온 빔은 GeF4가스를 이온화시켜 얻을 수 있다. 상기 GeF4가스를 이온화시켜 얻을 수 있는 이온의 종류는 Ge+, GeF+, GeF2 +, GeF3 +F+, 및 F2 +등이 있다. 상기 Ge+, GeF+, GeF2 +, GeF3 +F+, 및 F2 +등의 이온 빔 전류는 GeF3 +이온 빔 전류의 1/3 내지 1/5 정도이다. 그러므로 상기와 같이 GeF3 +이온을 사용하면 Ge+및 F+이온을 사용했을 경우보다 3배 이상의 생산성 향상을 기대할 수 있다. 상기 GeF3 +이온은 5.0E13 내지 1.0E15 이온/의 량으로 주입된다. 그러므로 실리콘 기판내에 주입되는 불소 원자의 수를 1.5E14 내지 1.0E15 이온/이내로 조절하는 것이 가능하다. 예를들어 약 3.0E15 이온/의 BF2 +이온을 실리콘 기판에 주입한 후 850℃의 온도에서 30분간 열처리하면 약 0.2㎛ 두께의 접합 영역이 형성되며, 이때 상기 접합 영역의 면저항은 170/? 이하가 된다. 또한 상기 실리콘 기판에 주입되는 불소 원자의 수는 6.0E15 이온/이다. 그러므로 GeF3 +이온을 사용하면 BF2 +이온을 사용하는 경우보다 약 1/40 내지 1/2 정도의 불소 원자가 실리콘 기판에 주입된다. 따라서 BF2 +이온을 주입한 후의 열처리시에 생성되는 불소 화합물로 인한 접촉 저항의 증가를 방지할 수 있다. 또한 본 발명에서는 질량이 130 정도인 GeF3 +이온을 사용하므로 Ge+및 F+을 사용하는 경우보다 비정질층 또는 격자 손상층의 깊이를 얕게 형성하기 용이하며, 열처리후에 발생되는 접합 손실을 극소화시킬 수 있다. 상기 GeF3 +이온 사용시 이온 주입 깊이는 게르마늄의 경우 하기의 식 3과 같은 에너지를 갖는 게르마늄 이온의 주입 깊이와 같으며, 불소 이온의 경우 하기의 식 4와 같은 에너지를 갖는 불소 이온의 주입 깊이와 같다.
그러므로 불소(F+)이온을 주입하여 실리콘 기판의 표면을 선비정질화시키는 경우에 나타나는 효과를 얻기 위해서 불소(F+) 이온 주입시보다 약 6.8배의 큰 에너지를 사용할 수 있기 때문에 빔 안정성 및 공정 안정성면에서 큰 잇점을 갖는다. 참고적으로 이온주입 에너지에 따른 게르마늄 및 불소 이온의 주입 깊이를 하기의 표 1에 도시하였다.
상술한 바와 같이 본 발명에 의하면 실리콘 기판에 GeF 이온을 주입하여 표면을 비정질화시킨 후B 이온을 주입하므로써 첫째, BF 이온을 사용하는 경우보다 낮은 면저항과 더 얕은 접합 깊이를 갖는 접합 영역을 형성할 수 있고, 둘째, 표면의 비정질화에 의해 붕소 주입시 채널링이 방지될 수 있으며, 세째, Ge 및 F 이온을 사용했을 경우보다 3배 이상의 빔 전류를 얻을 수 있어 생산성 향상을 기대할 수 있다. 넷째, 주입되는 불소의 량을 감소시켜 후속 열처리시 생성되는 불소 화합물로 인한 접촉 저항의 증가를 방지할 수 있다. 다섯째, 높은 에너지 범위에서 공정을 진행할 수 있고, 공정을 조절하기 위해 사용할 수 있는 에너지 범위의 폭이 넓으며, 에너지 변화에 따른 주입 깊이의 변화폭이 적으므로 공정을 정밀하게 조절할 수 있다. 여섯째, 얇은 비정질층 또는 격자 손상층을 용이하게 형성할 수 있다. 이로 인해 열처리후에 잔류 결함이 남는 깊이를 얇게 조절할 수 있어 잔류 결함층과 공핍층간의 간격을 증가시킨다. 그러므로 누설 전류를 감소시킬 수 있다. 따라서 소자의 전기적 특성이 향상될 수 있는 탁월한 효과가 있다.
Claims (5)
- N-웰이 형성된 실리콘 기판 상부에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측벽에 산화막 스페이서를 형성한 후 노출된 실리콘 기판에 GeF3 +이온을 주입하여 상기 실리콘 기판의 표면 부위에 비정질층을 형성하는 단계와, 저 에너지를 이용하여 상기 노출된 실리콘 기판에 붕소(11B+) 이온을 주입하는 단계와, 열처리 공정을 실시하여 접합 영역을 형성하는 동시에 상기 GeF3 +이온에 함유된 불소 성분이 상기 실리콘 기판의 표면에서 실리콘 및 게르마늄 원소들과 반응하여 SixGe1-xF4성분의 가스를 방출시켜 불소 화합물의 생성을 극소화시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 GeF3 +이온은 5.0E13 내지 1.0E15 이온/의 양으로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1또는 제2항에 있어서, 상기 GeF3 +이온은 20 내지 150KeV의 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 붕소(11B+) 이온은 5.0E14 내지 5.0E15 이온/의 양으로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1또는 제4항에 있어서, 상기 붕소(11B+) 이온은 1 내지 20KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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