JPH04192033A - 補数変換回路 - Google Patents
補数変換回路Info
- Publication number
- JPH04192033A JPH04192033A JP2326965A JP32696590A JPH04192033A JP H04192033 A JPH04192033 A JP H04192033A JP 2326965 A JP2326965 A JP 2326965A JP 32696590 A JP32696590 A JP 32696590A JP H04192033 A JPH04192033 A JP H04192033A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- outputted
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 17
- 230000000295 complement effect Effects 0.000 title claims description 19
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は整数の負の数を２進数で表わす時の２つの補
数変換を高速に行う論理回路で形成された補数変換回路
に関するものである。
数変換を高速に行う論理回路で形成された補数変換回路
に関するものである。
整数て負の数を２進数て表現する場合、２進数の正の数
を反転し１を加算することにより２つの補数表現を行う
。従来、この２つの補数変換を行う時、論理回路では第
２図のようになる。図において、入力デコーダの反転を
行うインバータ回路（４）、その出力データに１を加え
る加算回路（５）とで構成される。
を反転し１を加算することにより２つの補数表現を行う
。従来、この２つの補数変換を行う時、論理回路では第
２図のようになる。図において、入力デコーダの反転を
行うインバータ回路（４）、その出力データに１を加え
る加算回路（５）とで構成される。
次に動作について説明する。
この回路はインバータ回路（４）と加算回路（５）て構
成され、この構成により例えば、整数５を２進数０１０
１として入力するとインバータ回路により反転し、１０
１０となる（ｌの補数）。次いて、この出力データを加
算回路（５）の人力とし、最下位ビットに電源電位を入
力することによりｌを加算することになり、！０１１と
なり、整数で−５の２進数表現すなわち２つの補数に変
換される。
成され、この構成により例えば、整数５を２進数０１０
１として入力するとインバータ回路により反転し、１０
１０となる（ｌの補数）。次いて、この出力データを加
算回路（５）の人力とし、最下位ビットに電源電位を入
力することによりｌを加算することになり、！０１１と
なり、整数で−５の２進数表現すなわち２つの補数に変
換される。
従来補数変換回路は以上のように構成されていたので、
反転された入力データと、ｌを加算する加算回路でキャ
リー出力の伝搬か下位ビットから次々に上位ビットへと
伝わるので、ビット数個の加算回路の伝搬遅延時間を有
し、ビット数が多くなると高速の演算処理を行う場合な
とで使用できないという問題点があった。
反転された入力データと、ｌを加算する加算回路でキャ
リー出力の伝搬か下位ビットから次々に上位ビットへと
伝わるので、ビット数個の加算回路の伝搬遅延時間を有
し、ビット数が多くなると高速の演算処理を行う場合な
とで使用できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、伝搬遅延時間かビット数に比例することなく
、ビット数の拡張においても高速処理を可能とする補数
変換回路を得ることを目的とする。
たもので、伝搬遅延時間かビット数に比例することなく
、ビット数の拡張においても高速処理を可能とする補数
変換回路を得ることを目的とする。
この発明に係る補数変換回路は、入力データの反転値か
らそれぞれ１を加算するときの出力データに規則性を見
出し、入力データの条件をデコードして、コントロール
信号を生成し、入力データをこのコントロール信号によ
り判別して出力するようにしたものである。
らそれぞれ１を加算するときの出力データに規則性を見
出し、入力データの条件をデコードして、コントロール
信号を生成し、入力データをこのコントロール信号によ
り判別して出力するようにしたものである。
この発明における補数変換回路は、従来問題となってい
た多ビットの２つの補数変換の時の伝搬遅延時間の問題
を解消することかでき、高速ロジック演算（減算、除算
）などに利用することか可能となる。
た多ビットの２つの補数変換の時の伝搬遅延時間の問題
を解消することかでき、高速ロジック演算（減算、除算
）などに利用することか可能となる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である補数変換回路の回路図で
ある。図において、（１）は入力データを反転出力する
インバータ回路、（２）はインバータ回路（１）で反転
されたデータを入力とした論理積回路である。（３）は
論理積回路（２）の出力信号をコントロール信号として
入力データと入力反転データを判別するセレクタ回路で
ある。また、Ａ３〜Ａφは入力データ、Ｑ３〜Ｑφは出
力データである。
図はこの発明の一実施例である補数変換回路の回路図で
ある。図において、（１）は入力データを反転出力する
インバータ回路、（２）はインバータ回路（１）で反転
されたデータを入力とした論理積回路である。（３）は
論理積回路（２）の出力信号をコントロール信号として
入力データと入力反転データを判別するセレクタ回路で
ある。また、Ａ３〜Ａφは入力データ、Ｑ３〜Ｑφは出
力データである。
次に動作について説明する。第１図において、Ａ３〜Ａ
φの入力データ（Ａ３をＭＳＢ ＡφはＬＳＢとする
）をインバータ回路ｆ１）により反転する。次に第１表
で示した条件に基づき、反転データか“１”の時にコン
トロール信号として出力できるように、論理積回路（２
）に入力する。
φの入力データ（Ａ３をＭＳＢ ＡφはＬＳＢとする
）をインバータ回路ｆ１）により反転する。次に第１表
で示した条件に基づき、反転データか“１”の時にコン
トロール信号として出力できるように、論理積回路（２
）に入力する。
第１表 ２つの補数変換の規則性
次に、このコントロール信号を入力としてセレクタ回路
（３）により、入力データの正転か反転かを選択して出
力する。Ｑφは最下位ピットなので、反転データの反転
すなわち入力Ａφをそのまま出力とする。次にＱｌでは
条件としてＡφの反転出力か“１″のときにＡＩを出力
するようにする。
（３）により、入力データの正転か反転かを選択して出
力する。Ｑφは最下位ピットなので、反転データの反転
すなわち入力Ａφをそのまま出力とする。次にＱｌでは
条件としてＡφの反転出力か“１″のときにＡＩを出力
するようにする。
Ｑ２ては条件によりＡφ、ＡＩかともに“１″の時のみ
Ａ２を出力とし、その他はＡ２の反転データを出力とす
る。Ｑ３てはＡφ〜Ａ２かすべて“ｌ”の時に限りＡ３
を出力し、その他はＡ３の反転データを出力する。この
ような条件で出力した結果、Ｑ３〜Ｑφ出力はＡ３〜Ａ
φ入カデータの２つの補数を出力したことになる。
Ａ２を出力とし、その他はＡ２の反転データを出力とす
る。Ｑ３てはＡφ〜Ａ２かすべて“ｌ”の時に限りＡ３
を出力し、その他はＡ３の反転データを出力する。この
ような条件で出力した結果、Ｑ３〜Ｑφ出力はＡ３〜Ａ
φ入カデータの２つの補数を出力したことになる。
なお、上記実施例ては４ビツトの２つの補数変換回路の
場合について示したか、第１表の条件同様具なるビット
数の回路構成も可能である。
場合について示したか、第１表の条件同様具なるビット
数の回路構成も可能である。
以上のようにこの発明によれば、従来の２つの補数変換
の伝搬遅延時間かビット数に比例することなく、素子の
段数か少なくて済み高速に処理することができる効果が
ある。
の伝搬遅延時間かビット数に比例することなく、素子の
段数か少なくて済み高速に処理することができる効果が
ある。
第１図はこの発明の一実施例である補数変換回路の回路
図、第２図は従来の補数変換回路の回路図である。 図において、（１）はインバータ回路、（２）は論理積
回路、（３）はセレクタ回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
図、第２図は従来の補数変換回路の回路図である。 図において、（１）はインバータ回路、（２）は論理積
回路、（３）はセレクタ回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 論理回路で形成され、入力データを反転出力するインバ
ータ回路と、このインバータ回路の反転出力と正転出力
を選択するセレクタ回路およびデコード回路とで構成さ
れたことを特徴とする補数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326965A JPH04192033A (ja) | 1990-11-27 | 1990-11-27 | 補数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326965A JPH04192033A (ja) | 1990-11-27 | 1990-11-27 | 補数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192033A true JPH04192033A (ja) | 1992-07-10 |
Family
ID=18193773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326965A Pending JPH04192033A (ja) | 1990-11-27 | 1990-11-27 | 補数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192033A (ja) |
-
1990
- 1990-11-27 JP JP2326965A patent/JPH04192033A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0479013B2 (ja) | ||
| US4953115A (en) | Absolute value calculating circuit having a single adder | |
| US4648059A (en) | N-bit magnitude comparator | |
| JPH076023A (ja) | 浮動小数点加算器のための仮数加算システム | |
| JPH0346024A (ja) | 浮動小数点演算器 | |
| JPH04192033A (ja) | 補数変換回路 | |
| JPS5979495A (ja) | シフト回路 | |
| JPH0464091B2 (ja) | ||
| JP4038634B2 (ja) | Ｆｏｄ回路 | |
| JP2509279B2 (ja) | 浮動小数点数一固定小数点数変換装置 | |
| JP2000259392A (ja) | 論理回路 | |
| US6522690B1 (en) | Zero determination signal generating circuit | |
| JP2890412B2 (ja) | 符号変換回路 | |
| JP2907276B2 (ja) | 演算処理装置 | |
| JP3109080B2 (ja) | 語長制限回路 | |
| JP3213982B2 (ja) | 除算回路 | |
| JPS58213342A (ja) | 加算回路 | |
| JPS61105640A (ja) | 並列補数回路 | |
| JPH0324619A (ja) | ２進負数表示変換器 | |
| JPH0779247B2 (ja) | デコ−ド回路 | |
| JPH0319526A (ja) | 雑音低減装置 | |
| KR100206119B1 (ko) | 가산기 | |
| KR100196520B1 (ko) | 면적 개선을 위한 2의보수 변환 장치 | |
| KR0147433B1 (ko) | 병렬식 리딩-원 검출장치 | |
| JPH0318925A (ja) | 演算回路 |