JPS5979495A - シフト回路 - Google Patents
シフト回路Info
- Publication number
- JPS5979495A JPS5979495A JP57188971A JP18897182A JPS5979495A JP S5979495 A JPS5979495 A JP S5979495A JP 57188971 A JP57188971 A JP 57188971A JP 18897182 A JP18897182 A JP 18897182A JP S5979495 A JPS5979495 A JP S5979495A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bit
- complement
- circuit
- shift circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はディジタル式データ処理装倚忙使用されるシフ
ト回路に関し、特に、ラッチ回路を持たずに任意のシフ
ト数を1周期の間にシフトするいわゆるバレルシフタに
関する。
ト回路に関し、特に、ラッチ回路を持たずに任意のシフ
ト数を1周期の間にシフトするいわゆるバレルシフタに
関する。
第1図は従来の(ツク成例である。同図において、(1
)は64ビツトのデータセレクタであり、論理シフト、
算術シフト、ローテートシフトなどのシフトモードに対
応し、32ビツトのデータD等を選択する。(2)は0
.16.32.48ビツトのシフト回路であυ、左ロー
テートシフトの機能を有する。このシフト回路(2)は
実際はデータセレクタでト1り成される。
)は64ビツトのデータセレクタであり、論理シフト、
算術シフト、ローテートシフトなどのシフトモードに対
応し、32ビツトのデータD等を選択する。(2)は0
.16.32.48ビツトのシフト回路であυ、左ロー
テートシフトの機能を有する。このシフト回路(2)は
実際はデータセレクタでト1り成される。
(3)は0.】、・・・15ビツトの各ビット単位でシ
フトモードな左シフト回路であり、これもデータセレク
タで構成され32ビツトの結果を出力する。シフト回路
12)、シフト回路(3)のシフト数はNで与えられ、
データーヒレフタ(4)を経由してシフト回路(2)及
び(3)に与えられる。(5)は右シフトを行う場合の
シフト数生成用の加算器であり、シフト数Nの2の補数
を求める。シフト数Nは6ビツトで構成され0〜31ビ
ツトのシフトを指示する。
フトモードな左シフト回路であり、これもデータセレク
タで構成され32ビツトの結果を出力する。シフト回路
12)、シフト回路(3)のシフト数はNで与えられ、
データーヒレフタ(4)を経由してシフト回路(2)及
び(3)に与えられる。(5)は右シフトを行う場合の
シフト数生成用の加算器であり、シフト数Nの2の補数
を求める。シフト数Nは6ビツトで構成され0〜31ビ
ツトのシフトを指示する。
次に第1図に示した従来回路の動作を説明する。
まず、左論理シフトの場合は、データセレクタ+11は
「Do〜、1,01の組みを選択[7、シフト回路(2
)へ57、’/7ト数Nld (I)*****’)2
(*は1o″又は′1′のいずれであってもよい)で表
わされ、データセレクタ(4)を介して上位2ビツトが
シフト回路(2)、下位4ビツトがシフト回路(3)を
制御する。シフト数Nの上位2ビツトは’oo’の時0
ビツト、 ’01’のR16ヒツト、’10’ ノ時3
2ビツト、’II’ノ時48ピットの重みを持っている
。まだ下位4ビツトはO〜15ビットオでの重みを持つ
。従って、シフト回路(2)ではシフト数Nの最上位ビ
ットが0′であるから、0または16ビツト左ローテー
トシフトしたデータを選択し、シフト回路(3)へ流す
。シフト回路(3)では残りの0〜15ビツトの左シフ
トを行ない、データを出力する。左算術シフトも同様で
ある。
「Do〜、1,01の組みを選択[7、シフト回路(2
)へ57、’/7ト数Nld (I)*****’)2
(*は1o″又は′1′のいずれであってもよい)で表
わされ、データセレクタ(4)を介して上位2ビツトが
シフト回路(2)、下位4ビツトがシフト回路(3)を
制御する。シフト数Nの上位2ビツトは’oo’の時0
ビツト、 ’01’のR16ヒツト、’10’ ノ時3
2ビツト、’II’ノ時48ピットの重みを持っている
。まだ下位4ビツトはO〜15ビットオでの重みを持つ
。従って、シフト回路(2)ではシフト数Nの最上位ビ
ットが0′であるから、0または16ビツト左ローテー
トシフトしたデータを選択し、シフト回路(3)へ流す
。シフト回路(3)では残りの0〜15ビツトの左シフ
トを行ない、データを出力する。左算術シフトも同様で
ある。
但し、左算術シフトの場合は符号ビットD。が残るよう
制御されるが本発明と直接関係がないので説明は省略す
る。左ローテートシフトの場合はデータセレクタ(1)
で[D3.〜31 + Do〜31Jの組みを選択する
他の動作は上記した左論理シフトと回じであるので省I
l+75する。
制御されるが本発明と直接関係がないので説明は省略す
る。左ローテートシフトの場合はデータセレクタ(1)
で[D3.〜31 + Do〜31Jの組みを選択する
他の動作は上記した左論理シフトと回じであるので省I
l+75する。
次に右シフトに関して説明する。右シフトモードに対応
するデータセレクタ(1)の動作は、右算術シフトでr
Do〜、I、S」の組合せを選択すること以外は左シ
フトと同様である。ここでSはデータDの符号ビットD
、を32ビツトに拡張したものである、シフト数Nは、
まず加算器(5)により2の補数に変換される。即ち6
4−Nの値をデータセレクタ(4)で選択し、上記と同
様にシフト回路(2)またけ(3)に与える。例えば右
5ビットシフト時、シフト数N=(000101)2は
加算器(5)により(111011)2に変換され、デ
ータセレクタ(4)から出力される。この選択されたシ
フト数Nの上位2ビツト(′11″)からシフト回路(
2)は48ビツト左ローテートシフトした結果を生成し
、シフト回路(3)に出力する。そ1,2で下位4ビツ
ト(′″1011”)からシフト回路(3)は、左11
ビツトシフトし最終結果を生成するが、この結果は右5
ビツトシフトと等価である。
するデータセレクタ(1)の動作は、右算術シフトでr
Do〜、I、S」の組合せを選択すること以外は左シ
フトと同様である。ここでSはデータDの符号ビットD
、を32ビツトに拡張したものである、シフト数Nは、
まず加算器(5)により2の補数に変換される。即ち6
4−Nの値をデータセレクタ(4)で選択し、上記と同
様にシフト回路(2)またけ(3)に与える。例えば右
5ビットシフト時、シフト数N=(000101)2は
加算器(5)により(111011)2に変換され、デ
ータセレクタ(4)から出力される。この選択されたシ
フト数Nの上位2ビツト(′11″)からシフト回路(
2)は48ビツト左ローテートシフトした結果を生成し
、シフト回路(3)に出力する。そ1,2で下位4ビツ
ト(′″1011”)からシフト回路(3)は、左11
ビツトシフトし最終結果を生成するが、この結果は右5
ビツトシフトと等価である。
以上の従来技術に於ては、右シフトに於てシフト数Nの
2の補数を求めなければならず、これに要する時間が無
視できず、データ処理装置全体の性能にも影響を及ばず
ようになる欠点があった。
2の補数を求めなければならず、これに要する時間が無
視できず、データ処理装置全体の性能にも影響を及ばず
ようになる欠点があった。
本発明は上記欠点を克服するために2つの補数によるシ
フト制御が不要であり、高速で且つ簡単な、シフト制御
が可能なシフト回路を提供することを目的とする。
フト制御が不要であり、高速で且つ簡単な、シフト制御
が可能なシフト回路を提供することを目的とする。
本発明に於ては右シフト時のシフト制御をインバータに
よりシフト数Nの1の補数で行ない、不足の1ビツトは
別のシフトレジスタ傾よシ加えて正規のシフト結果を得
られるようにしたものである。
よりシフト数Nの1の補数で行ない、不足の1ビツトは
別のシフトレジスタ傾よシ加えて正規のシフト結果を得
られるようにしたものである。
第2図は本発明の一実施例を示す図である。同図におい
ては第1図と同一部分には同一番号が付けである。新し
く設けられた部分について説明をすると、((i) f
lシフト数Nの各ビットを反転するインバータ、(7)
は0″マたは′1″ビットの左シフト回路であり、右シ
フトを示す信号Rが真(′″1つになったときのみ′″
1#1#ビツトフトを行う回路である。
ては第1図と同一部分には同一番号が付けである。新し
く設けられた部分について説明をすると、((i) f
lシフト数Nの各ビットを反転するインバータ、(7)
は0″マたは′1″ビットの左シフト回路であり、右シ
フトを示す信号Rが真(′″1つになったときのみ′″
1#1#ビツトフトを行う回路である。
即ち左シフト時はRを偽COつとし、シフト回路(力に
シフト動作を行わせない。またこのシフト回路(力は他
のシフト回路+21 、 (3)と同様データセレクタ
で構成され32ビツト出力する。
シフト動作を行わせない。またこのシフト回路(力は他
のシフト回路+21 、 (3)と同様データセレクタ
で構成され32ビツト出力する。
次に第2図の動作を説明する。まず、左シフト時は従来
例と同様にシフト数Nがそのままデータセレクタ(4)
を経由し、シフト回路(2)及び(3)に与えられる。
例と同様にシフト数Nがそのままデータセレクタ(4)
を経由し、シフト回路(2)及び(3)に与えられる。
また信号几は偽にし、シフト回路(力はシフト動作はせ
ずに人力を結果としてそのまま出力する。この時データ
セレクタ(1)、シフト回路(2)。
ずに人力を結果としてそのまま出力する。この時データ
セレクタ(1)、シフト回路(2)。
(3)は第1図と同様の動作を行う。
次に、右シフト時のシフト制b111は、シフト数Nの
′″1″の補数(N)をインバータ(6)より得る。′
1′の補数でシフト数を与えた場合は、2の補数(−N
=N+1)で与える場合に対してシフト数が1だけ少な
いがこの不都合はシフト回路(力で1ビツトの左シフト
を追加することによシ解決されている。即ち右シフlH
j:シフト数Nの′″1#の補数をインバータ(6)で
求め、データセレクタ(4)を経由して、従来回路と同
じビット割当てによりシフト回路+21 、 (31に
与える。シント回路(3)の出力は正規のシフトより1
ビツト少くシフトされたデータであるので、信号Rを真
にすることによりシフト回路(力により更に1ビツトだ
け左ソフトさせ正規のシフト結果を得るのである。
′″1″の補数(N)をインバータ(6)より得る。′
1′の補数でシフト数を与えた場合は、2の補数(−N
=N+1)で与える場合に対してシフト数が1だけ少な
いがこの不都合はシフト回路(力で1ビツトの左シフト
を追加することによシ解決されている。即ち右シフlH
j:シフト数Nの′″1#の補数をインバータ(6)で
求め、データセレクタ(4)を経由して、従来回路と同
じビット割当てによりシフト回路+21 、 (31に
与える。シント回路(3)の出力は正規のシフトより1
ビツト少くシフトされたデータであるので、信号Rを真
にすることによりシフト回路(力により更に1ビツトだ
け左ソフトさせ正規のシフト結果を得るのである。
本発明は以上のようになるものであって、右シフト時に
加算器による演算が不要なため、シフト回路(力と加算
器(5)の動作時間の差の分だけシフトが高速比される
。一般にシフト回路をI’flJ成するデータセレクタ
の動作時間は加算器に比べて数倍短いので本発明の構成
による効果は大きい。
加算器による演算が不要なため、シフト回路(力と加算
器(5)の動作時間の差の分だけシフトが高速比される
。一般にシフト回路をI’flJ成するデータセレクタ
の動作時間は加算器に比べて数倍短いので本発明の構成
による効果は大きい。
第1図は従来のシフト回路構成を示す図、第2図は本発
明の一実施例の構成を示す図であるう1:データセレク
タ、 2:シフト回路、 3:シフト回路、4:デ
ータセし/フタ、 6:インバータ、 71ビツト
シフレづ伐夕、It:右シフトを示す信号。 代理人 弁理士 井 上 −力 筒 1 図 第 2 図
明の一実施例の構成を示す図であるう1:データセレク
タ、 2:シフト回路、 3:シフト回路、4:デ
ータセし/フタ、 6:インバータ、 71ビツト
シフレづ伐夕、It:右シフトを示す信号。 代理人 弁理士 井 上 −力 筒 1 図 第 2 図
Claims (1)
- n +] ヒツト(n :正数)から成るシフト数Nの
1の補ppqを求める手段と、該シフト数NとNとを選
択する手段と、2°ビツトのデータを一方向にO′−ま
たは1ビツトシフトする手段とを具備し7、該otたは
1ビツトシフトする手段はシフト数Nの選択に呼応して
1ビツトシフトする仁とにより2 ビットのデータを
入力し、一方向にのみ0ないし2 −1ビツトシフトす
ることにょシ左右両方向のシフトを行い2°ビツト長の
シフト結果を得ることを特徴とするシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57188971A JPS5979495A (ja) | 1982-10-29 | 1982-10-29 | シフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57188971A JPS5979495A (ja) | 1982-10-29 | 1982-10-29 | シフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5979495A true JPS5979495A (ja) | 1984-05-08 |
Family
ID=16233126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57188971A Pending JPS5979495A (ja) | 1982-10-29 | 1982-10-29 | シフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5979495A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0233635A2 (en) * | 1986-02-18 | 1987-08-26 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
JPS63314641A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
JPS63314639A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
JPH01161434A (ja) * | 1987-12-17 | 1989-06-26 | Nec Corp | シフト演算回路 |
JPH01244527A (ja) * | 1988-03-25 | 1989-09-28 | Nec Corp | 情報処理装置 |
JP2013218708A (ja) * | 2006-01-31 | 2013-10-24 | Qualcomm Inc | 単一方向回転子のためのレジスタベースのシフト |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57196350A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Data processor |
-
1982
- 1982-10-29 JP JP57188971A patent/JPS5979495A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57196350A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Data processor |
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EP0233635A2 (en) * | 1986-02-18 | 1987-08-26 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
US4807172A (en) * | 1986-02-18 | 1989-02-21 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
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JP2013218708A (ja) * | 2006-01-31 | 2013-10-24 | Qualcomm Inc | 単一方向回転子のためのレジスタベースのシフト |
JP2015144002A (ja) * | 2006-01-31 | 2015-08-06 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 単一方向回転子のためのレジスタベースのシフト |
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