JP4467162B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、微細ゲートを有するトランジスタを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ型トランジスタを含む半導体装置の高性能化のためには、ＭＯＳ型トランジスタの微細化が不可欠である。特にＭＯＳ型トランジスタのゲート電極の長さ、すなわちゲート長を短くすることにより、半導体装置の性能が著しく向上する。
【０００３】
ところで、ゲート長を短くした場合には、ゲート電極に電圧を印加したときに、チャネル層内での電界の変化が生じやすいように、ＭＯＳ型トランジスタのゲート酸化膜を薄くする必要がある。
【０００４】
従来、ゲート絶縁膜としてシリコン熱酸化膜が用いられているが、熱酸化膜が薄くなりすぎると、ゲートを形成する多結晶シリコン膜中にドーピングされている不純物が、薄い熱酸化膜を通り抜けて基板中に拡散しやすくなる。加えて、基板表面における微細な凹凸に起因する電界集中の影響によりトランジスタの性能が安定しない場合が生じる。
【０００５】
上記の問題点を解決するためには、ゲート絶縁膜の膜厚をあまり薄くしなくても所定の誘電率を確保できるようにするのが好ましい。シリコン熱酸化膜以外の材料、例えば高誘電率のＴａ2Ｏ5膜などをゲート絶縁膜として用いる試みもなされている。
【０００６】
しかしながら、Ｔａ2Ｏ5膜などをゲート絶縁膜として用いると、ゲート電極形成後の熱処理工程、例えばソース・ドレイン領域の形成工程中に、ゲート電極中にドーピングされている不純物がゲート絶縁膜を通ってチャネル層中に拡散し、ゲート電極とチャネル層との間の絶縁性が低下してしまうという問題が生じる。
【０００７】
加えて、ゲート長を短くしすぎると、短チャネル効果の影響により、しきい値電圧のバラツキが大きくなったり、飽和ドレイン電圧が低下したりするなどの問題点が生じていた。
【０００８】
図６から図９までは、絶縁膜中に形成された凹部内にゲート電極を埋め込んだ構造、すなわちダマシン構造のゲート電極および短チャネル効果を防止するためのハロ（ｈａｌｏ）構造を用いた半導体装置の一般的な製造方法である。
【０００９】
図６（ａ）に示すように、半導体基板Ｓ中に第１導電型、例えばｐ型の半導体層１００１が形成されている。ｐ型半導体層１００１上に、Ｓｉ3Ｎ4からなる薄い絶縁膜１００２を２００ｎｍ成長し、その上にフォトレジストを塗布する。
【００１０】
フォトリソグラフィ技術を用いて、素子形成領域を覆う加工用マスクパターン１１０１を形成する。
【００１１】
加工用マスクパターン１１０１をマスクとして、薄い絶縁膜１００２をエッチングし、次いで、ｐ型半導体層１００１を、その表面から所定の深さ、例えば４００ｎｍの深さまでエッチングし、溝部１０３１を形成する。加工用マスクパターン１１０１を除去する。
【００１２】
図６（ｂ）に示す状態に至るまでの工程を説明する。基板Ｓの全面上に高密度プラズマＣＶＤ法を用いて酸化シリコン膜を８００ｎｍ成長する。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて溝部１０３１内に酸化シリコン領域１００３が残るようにＳｉ3Ｎ4膜１００２（図６（ａ））の表面が露出するまで平坦化を行う。リン酸によりＳｉ3Ｎ4膜１００２（図６（ａ））を除去する。溝部１０３１内に酸化シリコン膜１００３が充填され、溝部１０３１によって複数の素子形成領域ＡＲが画定される。複数の素子形成領域は第１の素子形成領域ＡＲ１と第２の素子形成領域ＡＲ２とを含む。
【００１３】
図６（ｃ）に示すように、第１の素子形成領域ＡＲ１にｐウェル１１２０を、第２の素子形成領域ＡＲ２にｎウェル１１２１を形成する。
【００１４】
ｐウェル１１２０を形成する場合には、ｐ型半導体層１００１中に同じｐ型の不純物をイオン注入法により打ち込む。このイオン注入は、例えばイオン種としてＢを用い、加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件で行われる。ｐ型半導体層１００１中にｎウェル１１２１を形成する場合には、例えば、イオン種としてＰを用い、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-3の条件でイオン注入を行えば良い。
【００１５】
次いで、半導体基板Ｓ上に、例えばＳｉ3Ｎ4からなるダミーのゲート膜を２００ｎｍ堆積する。フォトリソグラフィ技術を用いて、ダミーのゲート膜をパターニングする。ｐウェル１１２０上に第１のダミーゲート１０５１ａが、ｎウェル１１２１上に第２のダミーゲート１０５１ｂが残る。
【００１６】
図７（ｄ）に示すように、ｎウェル１１２１が形成されている素子形成領域を、第１のマスク１１０２で覆う。
【００１７】
第１のマスク１１０２と第１のダミーゲート１０５１ａとをマスクとして、ｐウェル１１２０中にｐウェル中の不純物と同じ導電型、すなわちｐ型不純物をイオン注入する。この際、第１のダミーゲート１０５１ａの底面の外周端部よりもやや内側までｐ型不純物が入り込むように、例えば半導体基板Ｓ表面の法線とイオンの進行方向とのなす角度を例えば４５度にして、斜め方向からイオン注入を行う。
【００１８】
イオン注入は、例えばイオン種としてＢを用い、加速エネルギ７ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2の条件で行う。注入イオンの軌跡を基板上面に垂直投射した像が第１のダミーゲート１０５１ａの４側面に対して垂直になる４方向からイオン注入を行う。ドーズ量は４方向からのイオン注入の合計として１×１０13ｃｍ-2となる。
【００１９】
図７（ｅ）に示すように、第１のマスク１１０２と第１のダミーゲート１０５１ａとをマスクとして、ｐウェル１１２０中にｐウェル中の不純物と反対の導電型を有する不純物、すなわちｎ型不純物をイオン注入し、エクステンション領域１７２０を形成する。
【００２０】
例えば、イオン種としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量５×１０14ｃｍ-2での条件でイオン注入を行う。
【００２１】
エクステンション領域を形成するためのイオン注入は、半導体基板Ｓ表面の法線とほぼ平行な方向に向けて行えば良い。法線と平行な方向にイオン注入することにより、エクステンション領域が必要以上にゲート電極とオーバラップするのを防止する。エクステンション領域とゲート電極とのオーバラップが生じにくいため、ゲート容量の増大が防げる。短チャネル効果も生じにくい。
【００２２】
ダミーゲート１０５１の底面の外周端部からチャネル層内（ダミーゲート下の半導体領域）に、ある距離だけ入り込んだハロ領域１７１０と、ハロ領域１７１０の外側に配置されたエクステンション領域１７２０とがｐウェル領域１１２０内に形成される。
【００２３】
図７（ｆ）に示すように、ｎウェル１１２１内にも、同様のプロセスを行うことにより、ｐウェル１１２０の場合と同様にハロ領域１７１１とエクステンション領域１７２１とを形成することができる。
【００２４】
尚、例えば、ハロ領域形成用のイオン注入は、イオン種としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量５×１０12ｃｍ-2、イオンビームの軸と基板法線方向とのなす角が４５°の条件で行う。
【００２５】
エクステンション領域形成用のイオン注入は、イオン種としてＢＦ2を用い、加速エネルギ５ｋｅＶ、ドーズ量３×１０14ｃｍ-2、イオンビームの軸が基板表面に対して垂直の条件で行う。
【００２６】
第２のダミーゲート１０５１ｂの底面の外周端部からチャネル層内にある距離だけ入り込んだハロ領域１７１１と、ハロ領域１７１１の外側に配置されたエクステンション領域１７２１とがｎウェル１１２１内に形成される。
【００２７】
ハロ領域の幅は、イオン注入条件、特にイオン注入角度と加速エネルギによって変化する。
【００２８】
図８（ｇ）に示すように、第１及び第２のダミーゲート１０５１ａ、１０５１ｂの側壁上にスペーサ膜１００６を形成する。例えば、ＣＶＤ法により酸化シリコン膜を１００ｎｍ成長し、異方性エッチングを行うことによりスペーサ膜１００６を形成する。
【００２９】
次いで、レジストパターンを用いてｎウェル１１２１を覆い、エクステンション領域１７２０と同じ導電型の領域が形成されるイオン注入を行い、ソース／ドレイン領域１０７０を形成する。レジストパターンを除去した後、ｐウェル１１２０をレジストパターンで覆い、ｎウェル１１２１中にｎウェル１１２１内の不純物と反対の導電型の不純物、すなわちｐ型不純物をイオン注入して、ソース／ドレイン領域１０７１を形成する。
【００３０】
ｐウェル１１２０に対するイオン注入は、イオン種としてＡｓを用い、加速エネルギ４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。ｎウェル１１２１に対するイオン注入は、イオン種としてＢを用い、加速エネルギ５ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。
【００３１】
イオン注入後に、例えばＲＴＡ（Ｒａｐｉｄ Ｔｅｒｍａｌ Ａｎｎｅａｌ）法により１０００℃、１０秒間の熱処理を行う。イオン注入された不純物が活性化される。
【００３２】
エクステンション領域１７２０，１７２１の外側にソース／ドレイン領域１０７０／１０７１が形成される。
【００３３】
図８（ｈ）に示すように、半導体基板Ｓ全面に絶縁膜１００８を形成する。絶縁膜１００８をダミーゲート１０５１ａ、１０５１ｂの上面が露出するまで、エッチバック法又はＣＭＰ法を用いてエッチングする。ダミーゲート１０５１ａ、１０５１ｂを除去する。ダミーゲートが除去された領域において、半導体基板Ｓの表面が露出する。
【００３４】
図８（ｉ）に示すように、半導体基板Ｓの表面に、ゲート絶縁膜１００４、例えばＴａ2Ｏ5を形成する。次いで、バリアメタル１０６３とゲート電極用の導電性膜１０５２とを形成する。バリアメタル１０６３はＴｉＮ、ゲート電極用の導電性膜１０５２はＷである。
【００３５】
図９（ｊ）に示すように、バリアメタル１０６３と導電性膜１０５２とを、エッチバック法又はＣＭＰ法により平坦化しつつエッチングし、ダミーゲート（１０５１ａ、１０５１ｂ）がエッチングにより除去された部分にバリアメタル１０６３と導電性膜１０５２とを残す。ゲート電極１００５ａ、１００５ｂが形成される。
【００３６】
図９（ｋ）に示すように、ゲート電極１００５ａ、１００５ｂの表面を覆って絶縁膜１００８上に層間絶縁膜１０８１を形成し、必要に応じてコンタクトホール１００９、配線１０１０を形成する。
【００３７】
ハロ領域１７１０，１７１１と、エクステンション領域１７２０、１７２１と、ソース／ドレイン領域１０７０／１０７１とを有するｎ型とｐ型の２種類のＭＯＳトランジスタが形成される。
【００３８】
ハロ領域１７１０，１７１１は、ゲート電極１００５ａ、１００５ｂの底面の外周端部から内側のチャネル領域に入り込むように形成される。エクステンション領域１７２０、１７２１は、ハロ領域１７１０、１７１１の外側にスペーサ１００６の幅とほぼ一致する幅だけ形成される。エクステンション領域１７２０、１７２１の外側に形成されたソース／ドレイン領域１０７０／１０７１とを有する。
【００３９】
上記の技術に関連して、１９９９年のＩｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇにおいて、"Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｍｅｔａｌ Ｇａｔｅ ＭＯＳＦＥＴｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＣＭＰ ｆｏｒ ０．１μｍ Ｒｅｇｉｍｅ"及び"ＣＭＯＳ ＭｅｔａｌＲｅｐｌａｃｅｍｅｎｔ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ Ｔａｎｔａｌｕｍ ｐｅｎｔｏｘｉｄｅ Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ"と題する論文が発表された。これらの発表においては、ダミーゲートを形成し、エクステンション領域、ソース／ドレイン領域を形成した後、ダミーゲートを除去し、金属膜によるゲート電極を形成する方法が示されている。同じく、"Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｓｕｂ−０．０８μｍ ＣＭＯＳ ｗｉｔｈ Ｄｕａｌ Ｇａｔｅ Ｏｘｉｄｅ ａｎｄ ９．７ｐｓ Ｉｎｖｅｒｔｅｒ Ｄｅｌａｙ"には、斜め方向からのイオン注入により、ハロ領域を形成する技術が示されている。
【００４０】
また、特開平１１−２４３１５０号に、ダマシン構造を有するゲート電極を形成する方法が記載されている。特開平６−３３３９４２号に、スペーサを除去した後にハロ領域を形成する技術が記載されている。
【００４１】
【発明が解決しようとする課題】
以上に説明したように、エクステンション領域とチャネル領域との境界にハロ領域を形成するためには、斜め方向からのイオン注入を行うのが一般的である。
【００４２】
図１０及び図１１は、斜め方向からイオン注入を行ってハロ領域を形成する際の問題点を模式的に示す図である。
【００４３】
図１０（ａ）は、ハロ領域を形成するためのイオン注入を行う工程を示す模式的な平面図であり、図１０（ｂ）は、図１０（ａ）のＸｂ−Ｘｂ'線断面図である。
【００４４】
図１０（ａ）、（ｂ）に示すように、ｐウェル１１２０とｎウェル１１２１とが近接してくると、ｐウェル１１２０内にハロ領域１７１０を形成するための領域が、ｎウェル１１２１を覆うマスク１１０２の影になる。影になった領域１７１１には、イオンが到達しにくい。
【００４５】
図１１（ａ）も、ハロ領域を形成するためのイオン注入を行う工程を示す模式的な平面図であり、図１１（ｂ）は、図１１（ａ）のＸＩｂ−ＸＩｂ'線断面図である。
【００４６】
図１１（ａ）、図１１（ｂ）に示すような、ダミーゲート１０５１同士が近接して形成されている領域においても、斜め方向からのイオン注入の際に、ハロ領域１７１０を形成するための領域１７１１が隣のダミーゲート１０５１の影になる。
【００４７】
ところで、マスク１１０２やダミーゲート１０５１の厚さを薄くすれば、ハロ領域形成時のイオン注入時に、ハロ領域を形成すべき領域が影になる可能性は低くなる。しかしながら、エクステンション領域やソース／ドレイン領域の形成のためのイオン注入工程におけるマスク材としての機能が低下してしまう。
【００４８】
本発明は、マスク材の厚さやゲート電極の配置の自由度を維持しつつ、ダマシンゲート構造を有する半導体装置にハロ領域を形成することを可能にする技術を提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明の一観点によれば、ａ）半導体基板内に形成された第１導電型半導体層上に第１の材料によりダミーゲートを形成する工程と、（ｂ）前記ダミーゲートをマスクとして、第１導電型半導体層内において第１導電型となるイオンを注入する工程と、（ｃ）前記ダミーゲートの側壁上に第１のスペーサ膜を形成する工程と、（ｄ）前記ダミーゲートと前記第１のスペーサ膜とをマスクとして、前記第１導電型半導体層内に該第１導電型とは反対の第２導電型の不純物を添加する工程と、（ｅ）前記第１のスペーサ膜の側壁上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性とは異なるエッチング特性を有する第２のスペーサ膜を形成する工程と、（ｆ）前記ダミーゲート、前記第１及び第２のスペーサ膜をマスクとして、前記第１導電型半導体層内に第２導電型となる不純物を添加する工程と、（ｇ）前記第１導電型半導体層上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、（ｈ）前記ダミーゲートと前記第１のスペーサ膜とを、前記第２のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、（ｉ）前記ダミーゲートと前記第１のスペーサ膜とを除去した領域にゲート電極を埋め込む工程とを含む半導体装置の製造方法が提供される。
【００５０】
上記の製造方法によれば、ダミーゲートをマスクとし、イオン注入によりハロ領域を形成した後にダミーゲートの側壁上に第１のスペーサ膜を形成し、ダミーゲートと第１のスペーサ膜とをゲート電極と置換するので、後に形成されるゲート電極下に予めハロ領域を形成しておくことができる。
【００５２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態による半導体装置及びその製造方法について説明する。
【００５３】
図１（ａ）に示すように、例えば、半導体基板Ｓ上に形成された第１導電型半導体層、例えばｐ型半導体層１上に、Ｓｉ3Ｎ4からなる絶縁膜２を２００ｎｍ成長する。その上にフォトレジストを塗布し、素子形成領域ＡＲを覆う加工用マスクパターン１０１を、フォトリソグラフィ技術を用いて形成する。
【００５４】
加工用マスクパターン１０１をマスクとして、Ｓｉ3Ｎ4からなる薄い絶縁膜２をエッチングし、次いで、ｐ型半導体層１を、その表面から所定の深さ、例えば４００ｎｍの深さまでエッチングし、溝部３１を形成する。加工用マスクパターン１０１を除去する。
【００５５】
図１（ｂ）に示す状態に至るまでの工程を説明する。
【００５６】
例えば高密度プラズマＣＶＤ法を用いて酸化シリコン膜３を８００ｎｍ成長する。例えば、ＣＭＰ法を用いて溝部３１内にのみ酸化シリコン膜３が残るようにＳｉ3Ｎ4膜の表面が露出するまで平坦化を行う。リン酸によりＳｉ3Ｎ4膜を除去する。
【００５７】
溝部３１内に酸化シリコン膜３が充填された素子分離構造が形成され、この素子分離構造により、多数の素子形成領域ＡＲ１、ＡＲ２が画定される。
【００５８】
図１（ｃ）に示すように、イオン注入法により、第１の素子形成領域ＡＲ１にｐウェル１２０を形成する。イオン注入は、例えば、イオン種としてＢを用い、加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件で行う。さらに、素子形成領域ＡＲ２にイオン注入法によりｎウェル１２１を形成する。イオン注入条件は、例えば、イオン種としてＰを用い、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件で行う。
【００５９】
次いで、半導体基板Ｓ上に、例えばＳｉ3Ｎ4からなるダミーのゲート用の導電性膜を２００ｎｍ堆積する。フォトリソグラフィ技術を用いて、導電膜をエッチングし、ｐウェル１２０上に第１のダミーゲート５１ａを、ｎウェル１２１上に、第２のダミーゲート５１ｂを残す。
【００６０】
図２（ｄ）に示すように、フォトリソグラフィ技術を用いて、第２の素子形成領域ＡＲ２をハロ形成用の第１のマスク１０２ａで覆う。
【００６１】
第１のマスク１０２ａと第１のダミーゲート５１ａとをマスクとして、ｐウェル１２０内の不純物と同じ導電型、すなわちｐ型不純物をイオン注入する。
【００６２】
イオン注入を行う角度（基板表面の法線に対してなす角度）は、第１のマスク１０２ａがイオンビームの妨げにならない程度の角度であって、かつ、第１のダミーゲート５１ａ下の半導体層中にはイオンが入り込まないような小さい角度が好ましい。
【００６３】
例えば、半導体基板Ｓ表面の法線に対してほぼ平行な方向からイオン注入を行うのが好ましい。イオン注入は、例えば、イオン種としてＢを用い、加速エネルギ７ｋｅＶ、ドーズ量１．０×１０12ｃｍ-2の条件で行う。第１のマスク１０２ａを除去する。
【００６４】
図２（ｅ）に示すように、ｐウェル１２０が形成されている領域を、ハロ形成用の第２のマスク１０２ｂで覆う。第２のマスク１０２ｂとダミーゲート５１ｂとをマスクとして、ｎウェル１２１中にｎウェル１２１中の不純物と同じ導電型、すなわちｎ型不純物をイオン注入する。
【００６５】
イオン注入を行う角度（基板表面の法線に対してなす角度）は、第２のマスク１０２ｂがイオンビームの妨げにならない程度の角度であって、かつ、第２のダミーゲート５１ｂ下の半導体層中にはイオンがあまり入り込まないような小さい角度が好ましい。好ましくは、半導体基板Ｓ表面の法線に対してほぼ平行な方向からイオン注入を行う。イオン注入は、例えば、イオン種としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2の条件で行う。
【００６６】
半導体基板Ｓ内の第１及び第２のダミーゲート５１ａ、５１ｂの外側の半導体領域に、各ウェル１２０、１２１と同じ導電型の領域７１０、７１１が形成される。
【００６７】
図２（ｆ）に示すように、第１及び第２のダミーゲート５１ａ、５１ｂの側壁上に、例えば、ＣＶＤ法によりＳｉ3Ｎ4膜を７ｎｍ成長した後、異方性エッチングを行うことにより薄い側壁スペーサ６１を形成する。
【００６８】
尚、薄い側壁スペーサ６１は、第１及び第２のダミーゲート５１ａ、５１ｂと同じ材料で形成するか、又は後にダミーゲート５１ａ、５１ｂをエッチングする際に同時に除去されるように同様なエッチング特性を有する材料で形成するのが好ましい。
【００６９】
図３（ｇ）に示すように、ｎウェル１２１を覆う第３のマスク１０３ａをフォトリソグラフィ技術により形成する。第３のマスク１０３ａと、薄い側壁スペーサ６１を含むダミーゲート５１ａとをマスクとして用い、ｐウェル１２０中にｐウェル中の不純物と異なる導電型を有する不純物、すなわちｎ型不純物イオンをイオン注入する。イオン注入条件は、例えばイオン種がＡｓ、加速エネルギーが１０ｋｅＶ、ドーズ量が５×１０14ｃｍ-2である。
【００７０】
図３（ｈ）に示すように、ｐウェル１２０を覆う第４のマスク１０３ｂをフォトリソグラフィ技術により形成する。第４のマスク１０３ｂ、薄い側壁スペーサ６１、及び第２のダミーゲート５１ｂをマスクとして用いて、ｎウェル１２１中の不純物と異なる導電性を有する不純物、すなわちｐ型不純物をイオン注入する。イオン注入は、例えばイオン種としてＢＦ2を用い、加速エネルギー５ｋｅＶ、ドーズ量３×１０14ｃｍ-2の条件で行う。
【００７１】
図３（ｇ）及び図３（ｈ）で示した工程で、薄い側壁スペーサ６１を含む第１及び第２のダミーゲート５１ａ、５１ｂの外側の領域に、ウェルと反対の導電型を有する半導体層、いわゆるエクステンション領域７２０、７２１が形成される。
【００７２】
半導体基板表面の法線にほぼ平行な方向に沿ってハロ領域形成用のイオン注入を行った場合、ハロ領域の幅は、側壁スペーサの幅とほぼ一致する。従って、ハロ領域の幅を容易に制御することができる。エクステンション領域用のイオン注入も、半導体基板Ｓ表面の法線とほぼ平行な方向に沿って行うのが好ましい。
【００７３】
薄い側壁スペーサ６１のほぼ直下にハロ領域７１０，７１１が、ハロ領域７１０、７１１の外側にエクステンション領域７２０、７２１が形成される。
【００７４】
図３（ｉ）に示すように、薄い側壁スペーサ６１の側壁に、側壁スペーサ６１よりも厚いスペーサ６を形成する。スペーサ６は、例えば、ＣＶＤ法により半導体基板Ｓ上に酸化シリコン膜を１００ｎｍ成長し、異方性エッチングを行うことにより形成する。スペーサ６は、側壁スペーサ６１及びダミーゲート５１ａ、５１ｂとは異なるエッチング特性を有する材料で形成するのが好ましい。
【００７５】
次いで、レジストパターンを用いてｐウェル１２０またはｎウェル１２１のいずれか一方を覆い、エクステンション領域７２０または７２１と同じ導電型のソース／ドレイン領域７０または７１を形成する。
【００７６】
ｐウェル１２０内のソース／ドレイン領域形成のためのイオン注入は、例えばイオン種としてＡｓを用い、加速エネルギ４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。ｎウェル１２１内のソース／ドレイン領域形成のためのイオン注入は、イオン種としてＢを用い、加速エネルギ５ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。
【００７７】
イオン注入後に、例えばＲＴＡ（Ｒａｐｉｄ Ｔｅｒｍａｌ Ａｎｎｅａｌ）法により１０００℃、１０秒間の熱処理を行う。イオン注入された不純物が活性化される。エクステンション領域７２０及び７２１の外側に、それぞれソース／ドレイン領域７０及び７１が形成される。
【００７８】
図４（ｊ）に示すように、ダミーゲート５１ａ、５１ｂ及び薄い側壁スペーサ６１とはエッチング特性の異なる絶縁膜８をウェハ全面に形成する。絶縁膜８をダミーゲート５１ａ、５１ｂの表面が露出するまで、エッチバック法又はＣＭＰ法を用いて除去する。
【００７９】
図４（ｋ）に示すように、ダミーゲート５１ａ、５１ｂ及び薄い側壁スペーサ６１を、絶縁膜８及びスペーサ６に対して選択的に除去した後、新たにゲート絶縁膜４を形成する。ダミーゲート５１ａ、５１ｂ及び側壁スペーサ６１を窒化シリコン膜で形成し、絶縁膜８及びスペーサ６を酸化シリコン膜で形成すれば、燐酸を含む液でエッチングすることにより、窒化シリコン膜で形成されたダミーゲート５１ａ、５１ｂ及び薄い側壁スペーサ６１のみを選択的に除去することができる。ゲート絶縁膜用の材料としては、例えば厚さ６ｎｍのＴａ2Ｏ5が用いられる。
【００８０】
次いで、バリアメタル５３とゲート電極用の導電性膜５２とを形成する。バリアメタル５３は、例えばＴｉＮにより形成される。ＴｉＮは、ＣＶＤ法又はＰＶＤ法（スパッタ法）により形成される。ＴｉＮの仕事関数によりゲート電極の仕事関数が決まる。ＴｉＮの厚さは例えば６ｎｍである。
【００８１】
導電性膜５２は、例えばＷにより形成される。Ｗ膜は、例えばＷＦ6を用い、ＣＶＤ法又はＰＶＤ法により形成する。Ｗ膜の厚さは例えば３００ｎｍである。
【００８２】
図４（ｌ）に示すように、導電性膜５２及びバリアメタル５３を、エッチバック法又はＣＭＰ法により平坦化しつつエッチングし、ダミーゲート５１ａ、５１ｂ及び側壁スペーサ６１がエッチングにより選択的に除去された部分にバリアメタル５３と導電性膜５２との積層構造を残すことによりゲート電極５を形成する。
【００８３】
Ｔａ2Ｏ5膜は、少なくともバリアメタル５３と半導体基板Ｓの表面との間に介在するように形成するのが好ましい。
【００８４】
図５（ｍ）に示すように、ゲート電極５の表面を覆って絶縁膜８上に例えば酸化シリコン膜からなる層間絶縁膜８１を形成し、必要に応じてコンタクトホール９とプラグ９ａ、配線１０を形成する。配線材料は例えばＡｌである。
【００８５】
以上の工程を経て、ハロ領域７１０、７１１と、エクステンション領域７２０、７２１と、ソース／ドレイン領域７０及び７１とを有するトランジスタを形成することができる。
【００８６】
ハロ領域７１０、７１１は、ゲート電極５の周縁部から内側の領域に入り込む。エクステンション領域７２０、７２１は、ハロ領域７１０，７１１の外側にスペーサ６の幅とほぼ一致する幅だけ形成される。ソース／ドレイン領域７０及び７１は、エクステンション領域７２０、７２１の外側の領域に形成される。
ハロ領域７１０、７１１がスペーサ６の底面の内周端部から内側に向かって入り込む第１の距離は、側壁スペーサ６１の幅とほぼ一致する。このため、ゲート電極５ａの底面の幅と上面の幅との差が、第１の距離のほぼ２倍になる。
【００８７】
尚、ダミーゲートは２層構造にしても良い。例えば、１層目が薄い酸化シリコン膜、２層目が多結晶シリコン膜により形成されていても良い。この場合には、薄い側壁スペーサも、同じ多結晶シリコンにより形成するのが好ましい。多結晶シリコン層は、例えば塩素系のガスにより絶縁膜などに対して選択的にエッチング（除去）することができる。
【００８８】
また、エクステンション領域やソース／ドレイン領域を形成するための方法としてイオン注入を例示したが、不純物拡散法などを用いて半導体層中に不純物を添加しても良い。
【００８９】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ハロ領域を確実にゲート電極直下の領域で、かつ、エクステンション領域よりも内側の領域に形成することができる。
【００９０】
ハロ領域を形成するためのイオン注入を半導体基板表面の法線にほぼ平行な角度で行うことができるため、近くにレジストパターンなどがあっても、レジストパターンはイオンビームの進行を妨げない。加えて、ゲート電極同士が近接していても、近接するゲート電極がハロ領域を形成する際のイオン注入の妨げになりにくい。
【００９１】
従って、単チャネル効果の影響を低減することができ、安定した特性を有する半導体装置を提供することができる。さらに、パターン形成の際の自由度が増す。
【００９２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００９３】
【発明の効果】
本発明によると、ハロ領域を確実にゲート電極直下の領域で、かつ、エクステンション領域よりも内側の領域に形成することができる。ハロ領域を形成するためのイオン注入を半導体基板表面の法線にほぼ平行な角度で行うことができるため、近くにレジストパターンなどがあっても、レジストパターンがイオンビームの妨げにならない。ゲート電極同士が近接していても、近接するゲート電極が、ハロ領域を形成する際のイオン注入の妨げになりにくい。
【００９４】
単チャネル効果の影響を低減することができ、安定した特性を有する半導体装置を提供することができる。さらに、パターン形成の際の自由度が増す。
【図面の簡単な説明】
【図１】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図１（ａ）は素子分離用の溝を形成する工程を示し、図１（ｂ）は溝内に絶縁膜を充填する工程を示し、図１（ｃ）はウェル領域とダミーゲートを形成する工程を示す。
【図２】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図２（ｄ）はｐウェル領域中にハロ領域形成用のイオン注入を行う工程を示し、図２（ｅ）はｎウェル領域中にハロ領域形成用のイオン注入を行う工程を示し、図２（ｆ）はダミーゲートの側壁に第１のスペーサ膜を形成する工程を示す。
【図３】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図３（ｇ）はｐウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図３（ｈ）は、ｎウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図３（ｉ）は第１のスペーサ膜の側壁に第２のスペーサ膜を形成する工程を示す。
【図４】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図４（ｊ）は半導体基板上に絶縁膜を形成し、エッチバックによりダミーゲートの上面を頭出しする工程を示し、図４（ｋ）は、ダミーゲートを除去した後に、ゲート絶縁膜とバリアメタルとゲート電極用導電膜を形成する工程を示し、図４（ｌ）は、エッチバックによりゲート電極を形成する工程を示す。
【図５】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図５（ｍ）は、層間絶縁膜を形成し、コンタクトホールを開口した後、上部配線を形成する工程を示す。
【図６】 一般的な半導体装置の製造方法を示す断面図であり、図６（ａ）は素子分離用の溝を形成する工程を示し、図６（ｂ）は溝内に絶縁膜を充填する工程を示し、図６（ｃ）はウェル領域とダミーゲートを形成する工程を示す。
【図７】 一般的な半導体装置の製造方法を示す断面図であり、図７（ｄ）はハロ領域形成用の斜め方向からのイオン注入を行う工程を示し、図７（ｅ）はｐウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図７（ｆ）はｎウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示す。
【図８】 一般的な半導体装置の製造方法を示す断面図であり、図８（ｇ）は、ダミーゲートの側壁にスペーサ膜を形成し、ソース／ドレイン用の高不純物濃度層を形成する工程を示し、図８（ｈ）は半導体基板上に絶縁膜を形成し、エッチバックによりダミーゲートの上面を頭出しする工程を示し、図８（ｉ）は、ダミーゲートを除去した後に、ゲート絶縁膜とバリアメタルとゲート電極用導電膜を形成する工程を示す。
【図９】 一般的な半導体装置の製造方法を示す断面図であり、図９（ｊ）は、エッチバックによりゲート電極を形成する工程を示し、図９（ｋ）は、層間絶縁膜を形成し、コンタクトホールを開口した後、上部配線を形成する工程を示す。
【図１０】 図６から図９までに示す方法の第１の問題点を示す模式的な図であり、図１０（ａ）は平面図、図１０（ｂ）は図１０（ａ）のＸｂ−Ｘｂ'線断面図である。
【図１１】 図６から図９までに示す方法の第２の問題点を示す模式的な図であり、図１１（ａ）は平面図、図１１（ｂ）は図１０（ａ）のＸＩｂ−ＸＩｂ'線断面図である。
【符号の説明】
ＡＲ 素子形成領域
Ｓ 半導体基板
１ 第１導電型半導体層
２ 薄い絶縁膜
３ 溝内の絶縁膜
４ ゲート絶縁膜
５ ゲート電極
６ スペーサ
８ 層間絶縁膜
９ コンタクトホール
１０ 配線
５１ ダミーゲート
５２ 導電性膜
６１ 薄い側壁スペーサ
７０、７１ ソース／ドレイン領域
７１０、７１１ ハロ領域
７２０、７２１ エクステンション領域
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、微細ゲートを有するトランジスタを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ型トランジスタを含む半導体装置の高性能化のためには、ＭＯＳ型トランジスタの微細化が不可欠である。特にＭＯＳ型トランジスタのゲート電極の長さ、すなわちゲート長を短くすることにより、半導体装置の性能が著しく向上する。
【０００３】
ところで、ゲート長を短くした場合には、ゲート電極に電圧を印加したときに、チャネル層内での電界の変化が生じやすいように、ＭＯＳ型トランジスタのゲート酸化膜を薄くする必要がある。
【０００４】
従来、ゲート絶縁膜としてシリコン熱酸化膜が用いられているが、熱酸化膜が薄くなりすぎると、ゲートを形成する多結晶シリコン膜中にドーピングされている不純物が、薄い熱酸化膜を通り抜けて基板中に拡散しやすくなる。加えて、基板表面における微細な凹凸に起因する電界集中の影響によりトランジスタの性能が安定しない場合が生じる。
【０００５】
上記の問題点を解決するためには、ゲート絶縁膜の膜厚をあまり薄くしなくても所定の誘電率を確保できるようにするのが好ましい。シリコン熱酸化膜以外の材料、例えば高誘電率のＴａ2Ｏ5膜などをゲート絶縁膜として用いる試みもなされている。
【０００６】
しかしながら、Ｔａ2Ｏ5膜などをゲート絶縁膜として用いると、ゲート電極形成後の熱処理工程、例えばソース・ドレイン領域の形成工程中に、ゲート電極中にドーピングされている不純物がゲート絶縁膜を通ってチャネル層中に拡散し、ゲート電極とチャネル層との間の絶縁性が低下してしまうという問題が生じる。
【０００７】
加えて、ゲート長を短くしすぎると、短チャネル効果の影響により、しきい値電圧のバラツキが大きくなったり、飽和ドレイン電圧が低下したりするなどの問題点が生じていた。
【０００８】
図６から図９までは、絶縁膜中に形成された凹部内にゲート電極を埋め込んだ構造、すなわちダマシン構造のゲート電極および短チャネル効果を防止するためのハロ（ｈａｌｏ）構造を用いた半導体装置の一般的な製造方法である。
【０００９】
図６（ａ）に示すように、半導体基板Ｓ中に第１導電型、例えばｐ型の半導体層１００１が形成されている。ｐ型半導体層１００１上に、Ｓｉ3Ｎ4からなる薄い絶縁膜１００２を２００ｎｍ成長し、その上にフォトレジストを塗布する。
【００１０】
フォトリソグラフィ技術を用いて、素子形成領域を覆う加工用マスクパターン１１０１を形成する。
【００１１】
加工用マスクパターン１１０１をマスクとして、薄い絶縁膜１００２をエッチングし、次いで、ｐ型半導体層１００１を、その表面から所定の深さ、例えば４００ｎｍの深さまでエッチングし、溝部１０３１を形成する。加工用マスクパターン１１０１を除去する。
【００１２】
図６（ｂ）に示す状態に至るまでの工程を説明する。基板Ｓの全面上に高密度プラズマＣＶＤ法を用いて酸化シリコン膜を８００ｎｍ成長する。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて溝部１０３１内に酸化シリコン領域１００３が残るようにＳｉ3Ｎ4膜１００２（図６（ａ））の表面が露出するまで平坦化を行う。リン酸によりＳｉ3Ｎ4膜１００２（図６（ａ））を除去する。溝部１０３１内に酸化シリコン膜１００３が充填され、溝部１０３１によって複数の素子形成領域ＡＲが画定される。複数の素子形成領域は第１の素子形成領域ＡＲ１と第２の素子形成領域ＡＲ２とを含む。
【００１３】
図６（ｃ）に示すように、第１の素子形成領域ＡＲ１にｐウェル１１２０を、第２の素子形成領域ＡＲ２にｎウェル１１２１を形成する。
【００１４】
ｐウェル１１２０を形成する場合には、ｐ型半導体層１００１中に同じｐ型の不純物をイオン注入法により打ち込む。このイオン注入は、例えばイオン種としてＢを用い、加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件で行われる。ｐ型半導体層１００１中にｎウェル１１２１を形成する場合には、例えば、イオン種としてＰを用い、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-3の条件でイオン注入を行えば良い。
【００１５】
次いで、半導体基板Ｓ上に、例えばＳｉ3Ｎ4からなるダミーのゲート膜を２００ｎｍ堆積する。フォトリソグラフィ技術を用いて、ダミーのゲート膜をパターニングする。ｐウェル１１２０上に第１のダミーゲート１０５１ａが、ｎウェル１１２１上に第２のダミーゲート１０５１ｂが残る。
【００１６】
図７（ｄ）に示すように、ｎウェル１１２１が形成されている素子形成領域を、第１のマスク１１０２で覆う。
【００１７】
第１のマスク１１０２と第１のダミーゲート１０５１ａとをマスクとして、ｐウェル１１２０中にｐウェル中の不純物と同じ導電型、すなわちｐ型不純物をイオン注入する。この際、第１のダミーゲート１０５１ａの底面の外周端部よりもやや内側までｐ型不純物が入り込むように、例えば半導体基板Ｓ表面の法線とイオンの進行方向とのなす角度を例えば４５度にして、斜め方向からイオン注入を行う。
【００１８】
イオン注入は、例えばイオン種としてＢを用い、加速エネルギ７ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2の条件で行う。注入イオンの軌跡を基板上面に垂直投射した像が第１のダミーゲート１０５１ａの４側面に対して垂直になる４方向からイオン注入を行う。ドーズ量は４方向からのイオン注入の合計として１×１０13ｃｍ-2となる。
【００１９】
図７（ｅ）に示すように、第１のマスク１１０２と第１のダミーゲート１０５１ａとをマスクとして、ｐウェル１１２０中にｐウェル中の不純物と反対の導電型を有する不純物、すなわちｎ型不純物をイオン注入し、エクステンション領域１７２０を形成する。
【００２０】
例えば、イオン種としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量５×１０14ｃｍ-2での条件でイオン注入を行う。
【００２１】
エクステンション領域を形成するためのイオン注入は、半導体基板Ｓ表面の法線とほぼ平行な方向に向けて行えば良い。法線と平行な方向にイオン注入することにより、エクステンション領域が必要以上にゲート電極とオーバラップするのを防止する。エクステンション領域とゲート電極とのオーバラップが生じにくいため、ゲート容量の増大が防げる。短チャネル効果も生じにくい。
【００２２】
ダミーゲート１０５１の底面の外周端部からチャネル層内（ダミーゲート下の半導体領域）に、ある距離だけ入り込んだハロ領域１７１０と、ハロ領域１７１０の外側に配置されたエクステンション領域１７２０とがｐウェル領域１１２０内に形成される。
【００２３】
図７（ｆ）に示すように、ｎウェル１１２１内にも、同様のプロセスを行うことにより、ｐウェル１１２０の場合と同様にハロ領域１７１１とエクステンション領域１７２１とを形成することができる。
【００２４】
尚、例えば、ハロ領域形成用のイオン注入は、イオン種としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量５×１０12ｃｍ-2、イオンビームの軸と基板法線方向とのなす角が４５°の条件で行う。
【００２５】
エクステンション領域形成用のイオン注入は、イオン種としてＢＦ2を用い、加速エネルギ５ｋｅＶ、ドーズ量３×１０14ｃｍ-2、イオンビームの軸が基板表面に対して垂直の条件で行う。
【００２６】
第２のダミーゲート１０５１ｂの底面の外周端部からチャネル層内にある距離だけ入り込んだハロ領域１７１１と、ハロ領域１７１１の外側に配置されたエクステンション領域１７２１とがｎウェル１１２１内に形成される。
【００２７】
ハロ領域の幅は、イオン注入条件、特にイオン注入角度と加速エネルギによって変化する。
【００２８】
図８（ｇ）に示すように、第１及び第２のダミーゲート１０５１ａ、１０５１ｂの側壁上にスペーサ膜１００６を形成する。例えば、ＣＶＤ法により酸化シリコン膜を１００ｎｍ成長し、異方性エッチングを行うことによりスペーサ膜１００６を形成する。
【００２９】
次いで、レジストパターンを用いてｎウェル１１２１を覆い、エクステンション領域１７２０と同じ導電型の領域が形成されるイオン注入を行い、ソース／ドレイン領域１０７０を形成する。レジストパターンを除去した後、ｐウェル１１２０をレジストパターンで覆い、ｎウェル１１２１中にｎウェル１１２１内の不純物と反対の導電型の不純物、すなわちｐ型不純物をイオン注入して、ソース／ドレイン領域１０７１を形成する。
【００３０】
ｐウェル１１２０に対するイオン注入は、イオン種としてＡｓを用い、加速エネルギ４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。ｎウェル１１２１に対するイオン注入は、イオン種としてＢを用い、加速エネルギ５ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。
【００３１】
イオン注入後に、例えばＲＴＡ（Ｒａｐｉｄ Ｔｅｒｍａｌ Ａｎｎｅａｌ）法により１０００℃、１０秒間の熱処理を行う。イオン注入された不純物が活性化される。
【００３２】
エクステンション領域１７２０，１７２１の外側にソース／ドレイン領域１０７０／１０７１が形成される。
【００３３】
図８（ｈ）に示すように、半導体基板Ｓ全面に絶縁膜１００８を形成する。絶縁膜１００８をダミーゲート１０５１ａ、１０５１ｂの上面が露出するまで、エッチバック法又はＣＭＰ法を用いてエッチングする。ダミーゲート１０５１ａ、１０５１ｂを除去する。ダミーゲートが除去された領域において、半導体基板Ｓの表面が露出する。
【００３４】
図８（ｉ）に示すように、半導体基板Ｓの表面に、ゲート絶縁膜１００４、例えばＴａ2Ｏ5を形成する。次いで、バリアメタル１０６３とゲート電極用の導電性膜１０５２とを形成する。バリアメタル１０６３はＴｉＮ、ゲート電極用の導電性膜１０５２はＷである。
【００３５】
図９（ｊ）に示すように、バリアメタル１０６３と導電性膜１０５２とを、エッチバック法又はＣＭＰ法により平坦化しつつエッチングし、ダミーゲート（１０５１ａ、１０５１ｂ）がエッチングにより除去された部分にバリアメタル１０６３と導電性膜１０５２とを残す。ゲート電極１００５ａ、１００５ｂが形成される。
【００３６】
図９（ｋ）に示すように、ゲート電極１００５ａ、１００５ｂの表面を覆って絶縁膜１００８上に層間絶縁膜１０８１を形成し、必要に応じてコンタクトホール１００９、配線１０１０を形成する。
【００３７】
ハロ領域１７１０，１７１１と、エクステンション領域１７２０、１７２１と、ソース／ドレイン領域１０７０／１０７１とを有するｎ型とｐ型の２種類のＭＯＳトランジスタが形成される。
【００３８】
ハロ領域１７１０，１７１１は、ゲート電極１００５ａ、１００５ｂの底面の外周端部から内側のチャネル領域に入り込むように形成される。エクステンション領域１７２０、１７２１は、ハロ領域１７１０、１７１１の外側にスペーサ１００６の幅とほぼ一致する幅だけ形成される。エクステンション領域１７２０、１７２１の外側に形成されたソース／ドレイン領域１０７０／１０７１とを有する。
【００３９】
上記の技術に関連して、１９９９年のＩｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇにおいて、"Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｍｅｔａｌ Ｇａｔｅ ＭＯＳＦＥＴｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＣＭＰ ｆｏｒ ０．１μｍ Ｒｅｇｉｍｅ"及び"ＣＭＯＳ ＭｅｔａｌＲｅｐｌａｃｅｍｅｎｔ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ Ｔａｎｔａｌｕｍ ｐｅｎｔｏｘｉｄｅ Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ"と題する論文が発表された。これらの発表においては、ダミーゲートを形成し、エクステンション領域、ソース／ドレイン領域を形成した後、ダミーゲートを除去し、金属膜によるゲート電極を形成する方法が示されている。同じく、"Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｓｕｂ−０．０８μｍ ＣＭＯＳ ｗｉｔｈ Ｄｕａｌ Ｇａｔｅ Ｏｘｉｄｅ ａｎｄ ９．７ｐｓ Ｉｎｖｅｒｔｅｒ Ｄｅｌａｙ"には、斜め方向からのイオン注入により、ハロ領域を形成する技術が示されている。
【００４０】
また、特開平１１−２４３１５０号に、ダマシン構造を有するゲート電極を形成する方法が記載されている。特開平６−３３３９４２号に、スペーサを除去した後にハロ領域を形成する技術が記載されている。
【００４１】
【発明が解決しようとする課題】
以上に説明したように、エクステンション領域とチャネル領域との境界にハロ領域を形成するためには、斜め方向からのイオン注入を行うのが一般的である。
【００４２】
図１０及び図１１は、斜め方向からイオン注入を行ってハロ領域を形成する際の問題点を模式的に示す図である。
【００４３】
図１０（ａ）は、ハロ領域を形成するためのイオン注入を行う工程を示す模式的な平面図であり、図１０（ｂ）は、図１０（ａ）のＸｂ−Ｘｂ'線断面図である。
【００４４】
図１０（ａ）、（ｂ）に示すように、ｐウェル１１２０とｎウェル１１２１とが近接してくると、ｐウェル１１２０内にハロ領域１７１０を形成するための領域が、ｎウェル１１２１を覆うマスク１１０２の影になる。影になった領域１７１１には、イオンが到達しにくい。
【００４５】
図１１（ａ）も、ハロ領域を形成するためのイオン注入を行う工程を示す模式的な平面図であり、図１１（ｂ）は、図１１（ａ）のＸＩｂ−ＸＩｂ'線断面図である。
【００４６】
図１１（ａ）、図１１（ｂ）に示すような、ダミーゲート１０５１同士が近接して形成されている領域においても、斜め方向からのイオン注入の際に、ハロ領域１７１０を形成するための領域１７１１が隣のダミーゲート１０５１の影になる。
【００４７】
ところで、マスク１１０２やダミーゲート１０５１の厚さを薄くすれば、ハロ領域形成時のイオン注入時に、ハロ領域を形成すべき領域が影になる可能性は低くなる。しかしながら、エクステンション領域やソース／ドレイン領域の形成のためのイオン注入工程におけるマスク材としての機能が低下してしまう。
【００４８】
本発明は、マスク材の厚さやゲート電極の配置の自由度を維持しつつ、ダマシンゲート構造を有する半導体装置にハロ領域を形成することを可能にする技術を提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明の一観点によれば、ａ）半導体基板内に形成された第１導電型半導体層上に第１の材料によりダミーゲートを形成する工程と、（ｂ）前記ダミーゲートをマスクとして、第１導電型半導体層内において第１導電型となるイオンを注入する工程と、（ｃ）前記ダミーゲートの側壁上に第１のスペーサ膜を形成する工程と、（ｄ）前記ダミーゲートと前記第１のスペーサ膜とをマスクとして、前記第１導電型半導体層内に該第１導電型とは反対の第２導電型の不純物を添加する工程と、（ｅ）前記第１のスペーサ膜の側壁上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性とは異なるエッチング特性を有する第２のスペーサ膜を形成する工程と、（ｆ）前記ダミーゲート、前記第１及び第２のスペーサ膜をマスクとして、前記第１導電型半導体層内に第２導電型となる不純物を添加する工程と、（ｇ）前記第１導電型半導体層上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、（ｈ）前記ダミーゲートと前記第１のスペーサ膜とを、前記第２のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、（ｉ）前記ダミーゲートと前記第１のスペーサ膜とを除去した領域にゲート電極を埋め込む工程とを含む半導体装置の製造方法が提供される。
【００５０】
上記の製造方法によれば、ダミーゲートをマスクとし、イオン注入によりハロ領域を形成した後にダミーゲートの側壁上に第１のスペーサ膜を形成し、ダミーゲートと第１のスペーサ膜とをゲート電極と置換するので、後に形成されるゲート電極下に予めハロ領域を形成しておくことができる。
【００５２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態による半導体装置及びその製造方法について説明する。
【００５３】
図１（ａ）に示すように、例えば、半導体基板Ｓ上に形成された第１導電型半導体層、例えばｐ型半導体層１上に、Ｓｉ3Ｎ4からなる絶縁膜２を２００ｎｍ成長する。その上にフォトレジストを塗布し、素子形成領域ＡＲを覆う加工用マスクパターン１０１を、フォトリソグラフィ技術を用いて形成する。
【００５４】
加工用マスクパターン１０１をマスクとして、Ｓｉ3Ｎ4からなる薄い絶縁膜２をエッチングし、次いで、ｐ型半導体層１を、その表面から所定の深さ、例えば４００ｎｍの深さまでエッチングし、溝部３１を形成する。加工用マスクパターン１０１を除去する。
【００５５】
図１（ｂ）に示す状態に至るまでの工程を説明する。
【００５６】
例えば高密度プラズマＣＶＤ法を用いて酸化シリコン膜３を８００ｎｍ成長する。例えば、ＣＭＰ法を用いて溝部３１内にのみ酸化シリコン膜３が残るようにＳｉ3Ｎ4膜の表面が露出するまで平坦化を行う。リン酸によりＳｉ3Ｎ4膜を除去する。
【００５７】
溝部３１内に酸化シリコン膜３が充填された素子分離構造が形成され、この素子分離構造により、多数の素子形成領域ＡＲ１、ＡＲ２が画定される。
【００５８】
図１（ｃ）に示すように、イオン注入法により、第１の素子形成領域ＡＲ１にｐウェル１２０を形成する。イオン注入は、例えば、イオン種としてＢを用い、加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件で行う。さらに、素子形成領域ＡＲ２にイオン注入法によりｎウェル１２１を形成する。イオン注入条件は、例えば、イオン種としてＰを用い、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件で行う。
【００５９】
次いで、半導体基板Ｓ上に、例えばＳｉ3Ｎ4からなるダミーのゲート用の導電性膜を２００ｎｍ堆積する。フォトリソグラフィ技術を用いて、導電膜をエッチングし、ｐウェル１２０上に第１のダミーゲート５１ａを、ｎウェル１２１上に、第２のダミーゲート５１ｂを残す。
【００６０】
図２（ｄ）に示すように、フォトリソグラフィ技術を用いて、第２の素子形成領域ＡＲ２をハロ形成用の第１のマスク１０２ａで覆う。
【００６１】
第１のマスク１０２ａと第１のダミーゲート５１ａとをマスクとして、ｐウェル１２０内の不純物と同じ導電型、すなわちｐ型不純物をイオン注入する。
【００６２】
イオン注入を行う角度（基板表面の法線に対してなす角度）は、第１のマスク１０２ａがイオンビームの妨げにならない程度の角度であって、かつ、第１のダミーゲート５１ａ下の半導体層中にはイオンが入り込まないような小さい角度が好ましい。
【００６３】
例えば、半導体基板Ｓ表面の法線に対してほぼ平行な方向からイオン注入を行うのが好ましい。イオン注入は、例えば、イオン種としてＢを用い、加速エネルギ７ｋｅＶ、ドーズ量１．０×１０12ｃｍ-2の条件で行う。第１のマスク１０２ａを除去する。
【００６４】
図２（ｅ）に示すように、ｐウェル１２０が形成されている領域を、ハロ形成用の第２のマスク１０２ｂで覆う。第２のマスク１０２ｂとダミーゲート５１ｂとをマスクとして、ｎウェル１２１中にｎウェル１２１中の不純物と同じ導電型、すなわちｎ型不純物をイオン注入する。
【００６５】
イオン注入を行う角度（基板表面の法線に対してなす角度）は、第２のマスク１０２ｂがイオンビームの妨げにならない程度の角度であって、かつ、第２のダミーゲート５１ｂ下の半導体層中にはイオンがあまり入り込まないような小さい角度が好ましい。好ましくは、半導体基板Ｓ表面の法線に対してほぼ平行な方向からイオン注入を行う。イオン注入は、例えば、イオン種としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2の条件で行う。
【００６６】
半導体基板Ｓ内の第１及び第２のダミーゲート５１ａ、５１ｂの外側の半導体領域に、各ウェル１２０、１２１と同じ導電型の領域７１０、７１１が形成される。
【００６７】
図２（ｆ）に示すように、第１及び第２のダミーゲート５１ａ、５１ｂの側壁上に、例えば、ＣＶＤ法によりＳｉ3Ｎ4膜を７ｎｍ成長した後、異方性エッチングを行うことにより薄い側壁スペーサ６１を形成する。
【００６８】
尚、薄い側壁スペーサ６１は、第１及び第２のダミーゲート５１ａ、５１ｂと同じ材料で形成するか、又は後にダミーゲート５１ａ、５１ｂをエッチングする際に同時に除去されるように同様なエッチング特性を有する材料で形成するのが好ましい。
【００６９】
図３（ｇ）に示すように、ｎウェル１２１を覆う第３のマスク１０３ａをフォトリソグラフィ技術により形成する。第３のマスク１０３ａと、薄い側壁スペーサ６１を含むダミーゲート５１ａとをマスクとして用い、ｐウェル１２０中にｐウェル中の不純物と異なる導電型を有する不純物、すなわちｎ型不純物イオンをイオン注入する。イオン注入条件は、例えばイオン種がＡｓ、加速エネルギーが１０ｋｅＶ、ドーズ量が５×１０14ｃｍ-2である。
【００７０】
図３（ｈ）に示すように、ｐウェル１２０を覆う第４のマスク１０３ｂをフォトリソグラフィ技術により形成する。第４のマスク１０３ｂ、薄い側壁スペーサ６１、及び第２のダミーゲート５１ｂをマスクとして用いて、ｎウェル１２１中の不純物と異なる導電性を有する不純物、すなわちｐ型不純物をイオン注入する。イオン注入は、例えばイオン種としてＢＦ2を用い、加速エネルギー５ｋｅＶ、ドーズ量３×１０14ｃｍ-2の条件で行う。
【００７１】
図３（ｇ）及び図３（ｈ）で示した工程で、薄い側壁スペーサ６１を含む第１及び第２のダミーゲート５１ａ、５１ｂの外側の領域に、ウェルと反対の導電型を有する半導体層、いわゆるエクステンション領域７２０、７２１が形成される。
【００７２】
半導体基板表面の法線にほぼ平行な方向に沿ってハロ領域形成用のイオン注入を行った場合、ハロ領域の幅は、側壁スペーサの幅とほぼ一致する。従って、ハロ領域の幅を容易に制御することができる。エクステンション領域用のイオン注入も、半導体基板Ｓ表面の法線とほぼ平行な方向に沿って行うのが好ましい。
【００７３】
薄い側壁スペーサ６１のほぼ直下にハロ領域７１０，７１１が、ハロ領域７１０、７１１の外側にエクステンション領域７２０、７２１が形成される。
【００７４】
図３（ｉ）に示すように、薄い側壁スペーサ６１の側壁に、側壁スペーサ６１よりも厚いスペーサ６を形成する。スペーサ６は、例えば、ＣＶＤ法により半導体基板Ｓ上に酸化シリコン膜を１００ｎｍ成長し、異方性エッチングを行うことにより形成する。スペーサ６は、側壁スペーサ６１及びダミーゲート５１ａ、５１ｂとは異なるエッチング特性を有する材料で形成するのが好ましい。
【００７５】
次いで、レジストパターンを用いてｐウェル１２０またはｎウェル１２１のいずれか一方を覆い、エクステンション領域７２０または７２１と同じ導電型のソース／ドレイン領域７０または７１を形成する。
【００７６】
ｐウェル１２０内のソース／ドレイン領域形成のためのイオン注入は、例えばイオン種としてＡｓを用い、加速エネルギ４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。ｎウェル１２１内のソース／ドレイン領域形成のためのイオン注入は、イオン種としてＢを用い、加速エネルギ５ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行う。
【００７７】
イオン注入後に、例えばＲＴＡ（Ｒａｐｉｄ Ｔｅｒｍａｌ Ａｎｎｅａｌ）法により１０００℃、１０秒間の熱処理を行う。イオン注入された不純物が活性化される。エクステンション領域７２０及び７２１の外側に、それぞれソース／ドレイン領域７０及び７１が形成される。
【００７８】
図４（ｊ）に示すように、ダミーゲート５１ａ、５１ｂ及び薄い側壁スペーサ６１とはエッチング特性の異なる絶縁膜８をウェハ全面に形成する。絶縁膜８をダミーゲート５１ａ、５１ｂの表面が露出するまで、エッチバック法又はＣＭＰ法を用いて除去する。
【００７９】
図４（ｋ）に示すように、ダミーゲート５１ａ、５１ｂ及び薄い側壁スペーサ６１を、絶縁膜８及びスペーサ６に対して選択的に除去した後、新たにゲート絶縁膜４を形成する。ダミーゲート５１ａ、５１ｂ及び側壁スペーサ６１を窒化シリコン膜で形成し、絶縁膜８及びスペーサ６を酸化シリコン膜で形成すれば、燐酸を含む液でエッチングすることにより、窒化シリコン膜で形成されたダミーゲート５１ａ、５１ｂ及び薄い側壁スペーサ６１のみを選択的に除去することができる。ゲート絶縁膜用の材料としては、例えば厚さ６ｎｍのＴａ2Ｏ5が用いられる。
【００８０】
次いで、バリアメタル５３とゲート電極用の導電性膜５２とを形成する。バリアメタル５３は、例えばＴｉＮにより形成される。ＴｉＮは、ＣＶＤ法又はＰＶＤ法（スパッタ法）により形成される。ＴｉＮの仕事関数によりゲート電極の仕事関数が決まる。ＴｉＮの厚さは例えば６ｎｍである。
【００８１】
導電性膜５２は、例えばＷにより形成される。Ｗ膜は、例えばＷＦ6を用い、ＣＶＤ法又はＰＶＤ法により形成する。Ｗ膜の厚さは例えば３００ｎｍである。
【００８２】
図４（ｌ）に示すように、導電性膜５２及びバリアメタル５３を、エッチバック法又はＣＭＰ法により平坦化しつつエッチングし、ダミーゲート５１ａ、５１ｂ及び側壁スペーサ６１がエッチングにより選択的に除去された部分にバリアメタル５３と導電性膜５２との積層構造を残すことによりゲート電極５を形成する。
【００８３】
Ｔａ2Ｏ5膜は、少なくともバリアメタル５３と半導体基板Ｓの表面との間に介在するように形成するのが好ましい。
【００８４】
図５（ｍ）に示すように、ゲート電極５の表面を覆って絶縁膜８上に例えば酸化シリコン膜からなる層間絶縁膜８１を形成し、必要に応じてコンタクトホール９とプラグ９ａ、配線１０を形成する。配線材料は例えばＡｌである。
【００８５】
以上の工程を経て、ハロ領域７１０、７１１と、エクステンション領域７２０、７２１と、ソース／ドレイン領域７０及び７１とを有するトランジスタを形成することができる。
【００８６】
ハロ領域７１０、７１１は、ゲート電極５の周縁部から内側の領域に入り込む。エクステンション領域７２０、７２１は、ハロ領域７１０，７１１の外側にスペーサ６の幅とほぼ一致する幅だけ形成される。ソース／ドレイン領域７０及び７１は、エクステンション領域７２０、７２１の外側の領域に形成される。
ハロ領域７１０、７１１がスペーサ６の底面の内周端部から内側に向かって入り込む第１の距離は、側壁スペーサ６１の幅とほぼ一致する。このため、ゲート電極５ａの底面の幅と上面の幅との差が、第１の距離のほぼ２倍になる。
【００８７】
尚、ダミーゲートは２層構造にしても良い。例えば、１層目が薄い酸化シリコン膜、２層目が多結晶シリコン膜により形成されていても良い。この場合には、薄い側壁スペーサも、同じ多結晶シリコンにより形成するのが好ましい。多結晶シリコン層は、例えば塩素系のガスにより絶縁膜などに対して選択的にエッチング（除去）することができる。
【００８８】
また、エクステンション領域やソース／ドレイン領域を形成するための方法としてイオン注入を例示したが、不純物拡散法などを用いて半導体層中に不純物を添加しても良い。
【００８９】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ハロ領域を確実にゲート電極直下の領域で、かつ、エクステンション領域よりも内側の領域に形成することができる。
【００９０】
ハロ領域を形成するためのイオン注入を半導体基板表面の法線にほぼ平行な角度で行うことができるため、近くにレジストパターンなどがあっても、レジストパターンはイオンビームの進行を妨げない。加えて、ゲート電極同士が近接していても、近接するゲート電極がハロ領域を形成する際のイオン注入の妨げになりにくい。
【００９１】
従って、単チャネル効果の影響を低減することができ、安定した特性を有する半導体装置を提供することができる。さらに、パターン形成の際の自由度が増す。
【００９２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００９３】
【発明の効果】
本発明によると、ハロ領域を確実にゲート電極直下の領域で、かつ、エクステンション領域よりも内側の領域に形成することができる。ハロ領域を形成するためのイオン注入を半導体基板表面の法線にほぼ平行な角度で行うことができるため、近くにレジストパターンなどがあっても、レジストパターンがイオンビームの妨げにならない。ゲート電極同士が近接していても、近接するゲート電極が、ハロ領域を形成する際のイオン注入の妨げになりにくい。
【００９４】
単チャネル効果の影響を低減することができ、安定した特性を有する半導体装置を提供することができる。さらに、パターン形成の際の自由度が増す。
【図面の簡単な説明】
【図１】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図１（ａ）は素子分離用の溝を形成する工程を示し、図１（ｂ）は溝内に絶縁膜を充填する工程を示し、図１（ｃ）はウェル領域とダミーゲートを形成する工程を示す。
【図２】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図２（ｄ）はｐウェル領域中にハロ領域形成用のイオン注入を行う工程を示し、図２（ｅ）はｎウェル領域中にハロ領域形成用のイオン注入を行う工程を示し、図２（ｆ）はダミーゲートの側壁に第１のスペーサ膜を形成する工程を示す。
【図３】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図３（ｇ）はｐウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図３（ｈ）は、ｎウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図３（ｉ）は第１のスペーサ膜の側壁に第２のスペーサ膜を形成する工程を示す。
【図４】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図４（ｊ）は半導体基板上に絶縁膜を形成し、エッチバックによりダミーゲートの上面を頭出しする工程を示し、図４（ｋ）は、ダミーゲートを除去した後に、ゲート絶縁膜とバリアメタルとゲート電極用導電膜を形成する工程を示し、図４（ｌ）は、エッチバックによりゲート電極を形成する工程を示す。
【図５】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図５（ｍ）は、層間絶縁膜を形成し、コンタクトホールを開口した後、上部配線を形成する工程を示す。
【図６】 一般的な半導体装置の製造方法を示す断面図であり、図６（ａ）は素子分離用の溝を形成する工程を示し、図６（ｂ）は溝内に絶縁膜を充填する工程を示し、図６（ｃ）はウェル領域とダミーゲートを形成する工程を示す。
【図７】 一般的な半導体装置の製造方法を示す断面図であり、図７（ｄ）はハロ領域形成用の斜め方向からのイオン注入を行う工程を示し、図７（ｅ）はｐウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図７（ｆ）はｎウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示す。
【図８】 一般的な半導体装置の製造方法を示す断面図であり、図８（ｇ）は、ダミーゲートの側壁にスペーサ膜を形成し、ソース／ドレイン用の高不純物濃度層を形成する工程を示し、図８（ｈ）は半導体基板上に絶縁膜を形成し、エッチバックによりダミーゲートの上面を頭出しする工程を示し、図８（ｉ）は、ダミーゲートを除去した後に、ゲート絶縁膜とバリアメタルとゲート電極用導電膜を形成する工程を示す。
【図９】 一般的な半導体装置の製造方法を示す断面図であり、図９（ｊ）は、エッチバックによりゲート電極を形成する工程を示し、図９（ｋ）は、層間絶縁膜を形成し、コンタクトホールを開口した後、上部配線を形成する工程を示す。
【図１０】 図６から図９までに示す方法の第１の問題点を示す模式的な図であり、図１０（ａ）は平面図、図１０（ｂ）は図１０（ａ）のＸｂ−Ｘｂ'線断面図である。
【図１１】 図６から図９までに示す方法の第２の問題点を示す模式的な図であり、図１１（ａ）は平面図、図１１（ｂ）は図１０（ａ）のＸＩｂ−ＸＩｂ'線断面図である。
【符号の説明】
ＡＲ 素子形成領域
Ｓ 半導体基板
１ 第１導電型半導体層
２ 薄い絶縁膜
３ 溝内の絶縁膜
４ ゲート絶縁膜
５ ゲート電極
６ スペーサ
８ 層間絶縁膜
９ コンタクトホール
１０ 配線
５１ ダミーゲート
５２ 導電性膜
６１ 薄い側壁スペーサ
７０、７１ ソース／ドレイン領域
７１０、７１１ ハロ領域
７２０、７２１ エクステンション領域
Claims (4)
- （ａ）半導体基板内に形成された第１導電型半導体層上に第１の材料によりダミーゲートを形成する工程と、
（ｂ）前記ダミーゲートをマスクとして、第１導電型半導体層内において第１導電型となるイオンを注入する工程と、
（ｃ）前記ダミーゲートの側壁上に第１のスペーサ膜を形成する工程と、
（ｄ）前記ダミーゲートと前記第１のスペーサ膜とをマスクとして、前記第１導電型半導体層内に該第１導電型とは反対の第２導電型の不純物を添加する工程と、
（ｅ）前記第１のスペーサ膜の側壁上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性とは異なるエッチング特性を有する第２のスペーサ膜を形成する工程と、
（ｆ）前記ダミーゲート、前記第１及び第２のスペーサ膜をマスクとして、前記第１導電型半導体層内に第２導電型となる不純物を添加する工程と、
（ｇ）前記第１導電型半導体層上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、
（ｈ）前記ダミーゲートと前記第１のスペーサ膜とを、前記第２のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、
（ｉ）前記ダミーゲートと前記第１のスペーサ膜とを除去した領域にゲート電極を埋め込む工程と
を含み、
前記（ｂ）工程は、前記ダミーゲートをマスクとして、第１導電型半導体層内において第１導電型となる不純物を前記半導体基板表面の法線に対してほぼ平行なビーム軸を有するイオンビームを用いてイオン注入する工程を含む半導体装置の製造方法。 - 前記（ｉ）工程は、
前記第１導電型半導体層の上に、ゲート絶縁膜と、ゲート電極用の導電性膜とを形成する工程と、
前記ゲート絶縁膜と前記導電性膜とをエッチバックすることにより前記ダミーゲートと前記第１のスペーサ膜とを除去した領域に前記ゲート絶縁膜と前記導電性膜とを残す工程とを含む請求項１に記載の半導体装置の製造方法。 - （Ａ）半導体基板内に第１導電型の第１のウェル層と該第１導電型とは反対の第２導電型の第２のウェル層とを形成する工程と、
（Ｂ）前記第１のウェル層上及び第２のウェル層上にそれぞれ第１の材料により第１及び第２のダミーゲートを形成する工程と、
（Ｃ）前記第２のウェル層を第１のマスクパターンで覆い、前記第１のダミーゲートをマスクとして、該第１のダミーゲートの両側の第１のウェル層の上面が前記第１のマスクパターンの影にならないような方向に沿って前記第１のウェル層内において第１導電型となる不純物を、前記半導体基板表面の法線に対してほぼ平行なビーム軸を有するイオンビームを用いてイオン注入し、次いで前記第１のマスクパターンを除去する工程と、
（Ｄ）前記第１のウェル層を第２のマスクパターンで覆い、前記第２のダミーゲートをマスクとして、該第２のダミーゲートの両側の第２のウェル層の上面が前記第２のマスクパターンの影にならないような方向に沿って前記第２のウェル層内において第２導電型となる不純物を、前記半導体基板表面の法線に対してほぼ平行なビーム軸を有するイオンビームを用いてイオン注入し、次いで前記第２のマスクパターンを除去する工程と、
（Ｅ）前記第１及び第２のダミーゲートの各々の側壁上に第１のスペーサ膜を形成する工程と、
（Ｆ）前記第１及び第２のダミーゲートと前記第１のスペーサ膜とをマスクとして、前記第１のウェル層内に第２導電型の不純物を添加し、前記第２のウェル層内に第１導電型の不純物を添加する工程と、
（Ｇ）前記第１のスペーサ膜の側壁上に前記ダミーゲート及び前記第１のスペーサ膜のエッチング特性と異なるエッチング特性を有する第２のスペーサ膜を形成する工程と、
（Ｈ）前記第１及び第２のダミーゲート、前記第１及び第２のスペーサ膜をマスクとして、前記第１のウェル層内に第２導電型となる不純物を添加し、前記第２のウェル層内に第１導電型となる不純物を添加する工程と、
（Ｉ）前記半導体基板上に前記第１及び第２のダミーゲート及び前記第１のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、
（Ｊ）前記第１及び第２のダミーゲートと前記第１のスペーサ膜とを、前記第２のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、
（Ｋ）前記第１及び第２のダミーゲートと前記第１のスペーサ膜とを除去した領域にゲート電極を埋め込む工程とを含む半導体装置の製造方法。 - 前記（Ｋ）工程は、
前記半導体基板上にゲート絶縁膜と、ゲート電極となる導電性膜とを形成する工程と、
前記ゲート絶縁膜と前記導電性膜とをエッチバックすることにより前記第１及び第２のダミーゲートと前記第１のスペーサ膜とを除去した領域に前記ゲート絶縁膜と前記導電性膜とを残す工程とを含む請求項３に記載の半導体装置の製造方法。
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