JPH0425175A - ダイオード - Google Patents
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- JPH0425175A JPH0425175A JP2129304A JP12930490A JPH0425175A JP H0425175 A JPH0425175 A JP H0425175A JP 2129304 A JP2129304 A JP 2129304A JP 12930490 A JP12930490 A JP 12930490A JP H0425175 A JPH0425175 A JP H0425175A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ダイオードに係り、特に半導体集積回路等に
好適に用いられるダイオードに関する。
好適に用いられるダイオードに関する。
［従来の技術］
般に電子回路装置に用いられるダイオードは、半導体の
ＰＮ接合で形成され、その整流特性、ブレークダウン電
圧等の特性を利用して種々の分野に利用されている。
ＰＮ接合で形成され、その整流特性、ブレークダウン電
圧等の特性を利用して種々の分野に利用されている。
かかるダイオードにおいては、ＰＮ接合の不純物プロフ
ァイルによって内部電界分布が決まり、それによってブ
レークダウン電圧等の特性か決まるため、一般的には、
ＰＮ接合の不純物プロファイルを制御することによって
、希望する電気特性が得られるように設定している。
ァイルによって内部電界分布が決まり、それによってブ
レークダウン電圧等の特性か決まるため、一般的には、
ＰＮ接合の不純物プロファイルを制御することによって
、希望する電気特性が得られるように設定している。
［発明か解決しようとする課題］
しかしながら、グイオートに要求される特性ＧＪ、種々
あり、ＰＮ接合の不純物プロファイルの制御だけでは、
要求される特性のダイオード作製することが困難な場合
があった。
あり、ＰＮ接合の不純物プロファイルの制御だけでは、
要求される特性のダイオード作製することが困難な場合
があった。
例えば、ＰＮ接合の不純物プロファイルの制御により、
低容量で高速性のものや、通常のツェナー・グイオート
のように、そのブレークダウン電圧を基準とした定電圧
源として使用するものを作製することは可能であるか、
ＰＮ接合の不純物プロファイルの制御たりでは両方の特
性を兼ね備えたダイオード（高速性を有し、且つ定電圧
源として用いるダイオード）を作製することは困難であ
った。即ち、高速性を達成するには、低容量化するため
に、ＰＮの高濃度層の間に低濃度層を挟んで空乏層を実
質的に広げ電界緩和を図ればよいが、耐圧が上昇するた
め、低い定電圧源用としては使用できなくなる。
低容量で高速性のものや、通常のツェナー・グイオート
のように、そのブレークダウン電圧を基準とした定電圧
源として使用するものを作製することは可能であるか、
ＰＮ接合の不純物プロファイルの制御たりでは両方の特
性を兼ね備えたダイオード（高速性を有し、且つ定電圧
源として用いるダイオード）を作製することは困難であ
った。即ち、高速性を達成するには、低容量化するため
に、ＰＮの高濃度層の間に低濃度層を挟んで空乏層を実
質的に広げ電界緩和を図ればよいが、耐圧が上昇するた
め、低い定電圧源用としては使用できなくなる。
一方、高速用、定電圧用のように、それぞれ用途を限定
してダイオードを使用する場合においても、複数の用途
のダイオードを同一チップ内に作製する場合には、各ダ
イオードごとにＰＮ接合の不純物プロファイルを変える
必要があるため、工程が非常に複雑になり、またプロセ
ス条件のハラツギを抑えることが困難であった。
してダイオードを使用する場合においても、複数の用途
のダイオードを同一チップ内に作製する場合には、各ダ
イオードごとにＰＮ接合の不純物プロファイルを変える
必要があるため、工程が非常に複雑になり、またプロセ
ス条件のハラツギを抑えることが困難であった。
［課題を解決するための手段］
本発明のダイオードは、一導電型の第１の高濃度不純物
領域と、この第１の高濃度不純物領域と反対導電型の第
２の半導体領域とか、真性半導体領域又（Ｊ低濃度不純
物領域を介して接合され、前記真性半導体領域又は低濃
度不純物領域上に絶縁膜を介して制御電極が形成されて
いることを特徴とする。
領域と、この第１の高濃度不純物領域と反対導電型の第
２の半導体領域とか、真性半導体領域又（Ｊ低濃度不純
物領域を介して接合され、前記真性半導体領域又は低濃
度不純物領域上に絶縁膜を介して制御電極が形成されて
いることを特徴とする。
［作用１
本発明のダイオードは、制御電極をフローティングとす
る又は制御電極の電位を変化させることで、内部電界分
布を制御し、ダイオードの特性を変化させることを可能
とするものである。
る又は制御電極の電位を変化させることで、内部電界分
布を制御し、ダイオードの特性を変化させることを可能
とするものである。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明のダイオードの第１実施例の縦断面図
である。
である。
同図において、１はｎ型の比抵抗１００Ω・ｃ ｍ 、
（１００）の基板、２は埋め込み３１０２層、４−
ｐ型の高濃度不純物領域、５はｎ型の高濃度不純物領域
、６はｎ型の低濃度不純物領域、７は酸化膜、８は制御
電極となるｎ゛ポリシリコン電極９はアルミ電極である
。
（１００）の基板、２は埋め込み３１０２層、４−
ｐ型の高濃度不純物領域、５はｎ型の高濃度不純物領域
、６はｎ型の低濃度不純物領域、７は酸化膜、８は制御
電極となるｎ゛ポリシリコン電極９はアルミ電極である
。
以下、上記グイオートの製造工程について第２図〜第４
図を用いて説明する。
図を用いて説明する。
第２図〜第４図は、上記第１実施例のダイオードの製造
工程を説明するだめの工程図である。
工程を説明するだめの工程図である。
まず、第２図に示すように、ｎ型の比抵抗１００Ω・ｃ
ｍ、 （１００）の基板１に対し、６００ ’Ｃの基
板加熱をしながら、酸素イオン１２を２００ｋｅＶで、
］、８ＸＩＯ１８／ｃｍ２のドーズ量打ぢ込み、その後
１３００’Ｃ，６時間のアニールをする。その結果、厚
さ３７００人の埋め込み５ｉ０２層２上に、厚さ２２０
０人のｎ型の単結晶層３が形成された。このＳＩＭＯＸ
（Ｓｅｐａｒａｔａｉｏｎ ｂｙ Ｔｍｐｌａｎｔａｔ
ｊｏｎ ｏｆ Ｏｘｙｇｅｎ ）基板を１．０００℃、
３０分の条件でＷ ｅ を酸化した後、表面の酸化膜を
フッ酸で除去し、ｎ型の単結晶Ｍ３を約１．０００人と
した。
ｍ、 （１００）の基板１に対し、６００ ’Ｃの基
板加熱をしながら、酸素イオン１２を２００ｋｅＶで、
］、８ＸＩＯ１８／ｃｍ２のドーズ量打ぢ込み、その後
１３００’Ｃ，６時間のアニールをする。その結果、厚
さ３７００人の埋め込み５ｉ０２層２上に、厚さ２２０
０人のｎ型の単結晶層３が形成された。このＳＩＭＯＸ
（Ｓｅｐａｒａｔａｉｏｎ ｂｙ Ｔｍｐｌａｎｔａｔ
ｊｏｎ ｏｆ Ｏｘｙｇｅｎ ）基板を１．０００℃、
３０分の条件でＷ ｅ を酸化した後、表面の酸化膜を
フッ酸で除去し、ｎ型の単結晶Ｍ３を約１．０００人と
した。
なお基板上のｎ型の単結晶層３の全部を薄（するのは、
本実施例と同時に同一基板に作製する超薄膜ＳＯＩデバ
イス（ここでは、ＣＭＯ３＋−ランジスタ）についても
、半導体層を最大空乏層の厚さよりも薄くすることによ
って、垂直電界緩和による移動度増大を図ることができ
るからである。
本実施例と同時に同一基板に作製する超薄膜ＳＯＩデバ
イス（ここでは、ＣＭＯ３＋−ランジスタ）についても
、半導体層を最大空乏層の厚さよりも薄くすることによ
って、垂直電界緩和による移動度増大を図ることができ
るからである。
次に第３図に示すように、素子分離のための半導体層エ
ツチングを施した後、５００人の酸化膜７を熱酸化で形
成し、幅６μｍのｎ゛ポリシリコン電極８を形成する。
ツチングを施した後、５００人の酸化膜７を熱酸化で形
成し、幅６μｍのｎ゛ポリシリコン電極８を形成する。
なおこの際、同時に同一基板上に作製する不図示のＳＯ
Ｉ型のＣＭＯ３＋−ランジスタについてもエツチングに
より素子分離を行い、ゲート酸化膜及びゲート電極を形
成する。
Ｉ型のＣＭＯ３＋−ランジスタについてもエツチングに
より素子分離を行い、ゲート酸化膜及びゲート電極を形
成する。
その後、レジストマスク１１を介して、リン（Ｐ）１３
をｌＸ１０＋′″ｃｍ−２，６０ｋｅＶで、打ち込んで
ｎ型の高濃度不純物領域５を形成した。
をｌＸ１０＋′″ｃｍ−２，６０ｋｅＶで、打ち込んで
ｎ型の高濃度不純物領域５を形成した。
なお、この際、同時に上記ＣＭＯＳトランジスタのＮＭ
ＯＳ トランジスタのソース、トレイン領域形成のため
の不純物打ち込みも行われることとなる。
ＯＳ トランジスタのソース、トレイン領域形成のため
の不純物打ち込みも行われることとなる。
次に、第４図に示すように、レジストマスク３１を介し
て、ボロ：／ （Ｂ） １７ヲＩ Ｘ １．０ｃｍ−２
，２０ｋｅＶで、打ち込んでｐ型の高濃度不純物領域４
を形成した。
て、ボロ：／ （Ｂ） １７ヲＩ Ｘ １．０ｃｍ−２
，２０ｋｅＶで、打ち込んでｐ型の高濃度不純物領域４
を形成した。
なお、この際、同時に上記ＣＭＯ３１〜ランジスクのＰ
ＭＯ３Ｉ−ランジスタのソース、ｌ・レイン領域形成の
ための不純物打ち込みも行われることとなる。
ＭＯ３Ｉ−ランジスタのソース、ｌ・レイン領域形成の
ための不純物打ち込みも行われることとなる。
そして、高濃度不純物領域４．５の活性化のためのアニ
ールを行い、約１０２０ｃｍ”の高濃度不純物層を形成
した。なお、この際、同時に前記ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのソース・ドレイン領域の不
純物活性化のアニールも行われることとなる。
ールを行い、約１０２０ｃｍ”の高濃度不純物層を形成
した。なお、この際、同時に前記ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのソース・ドレイン領域の不
純物活性化のアニールも行われることとなる。
これに、アルミ電極９をオーミック接続させて第１図に
示すようなダイオードが作製された。なお、第１図に示
すように、低濃度不純物領域６は最初の基板濃度に対し
、］３００°Ｃ，６時間の高温アニールで外方拡散され
、約１０１３ｃｍ−”となり、はぼ真性に近（なってい
る。又、この低濃度不純物領域６は、電位的にはフロー
ティングになっている。
示すようなダイオードが作製された。なお、第１図に示
すように、低濃度不純物領域６は最初の基板濃度に対し
、］３００°Ｃ，６時間の高温アニールで外方拡散され
、約１０１３ｃｍ−”となり、はぼ真性に近（なってい
る。又、この低濃度不純物領域６は、電位的にはフロー
ティングになっている。
このダイオードの動作原理を第５図（Ａ）〜（Ｃ）を用
いて説明する。
いて説明する。
今、第５図（Ａ）において、ｐ゛型領域］４をＯＶに接
地して、ｎ′″型領域１５に所定の電圧を印加した場合
、制御電極１８がフローティングになっていれば、ポテ
ンシャルは第５図（Ｂ）中の２０に示すように、低濃度
領域でなだらかに変化する。これは空乏層が幅６μｍの
低濃度不純物領域全体に広がって、第５図（Ｃ）の２３
のように、−様な電界が印加されるためである。この状
態では、ダイオードは、非常に低容量で応答速度が速く
、又逆バイアス耐圧も５０Ｖ以」二と高い。
地して、ｎ′″型領域１５に所定の電圧を印加した場合
、制御電極１８がフローティングになっていれば、ポテ
ンシャルは第５図（Ｂ）中の２０に示すように、低濃度
領域でなだらかに変化する。これは空乏層が幅６μｍの
低濃度不純物領域全体に広がって、第５図（Ｃ）の２３
のように、−様な電界が印加されるためである。この状
態では、ダイオードは、非常に低容量で応答速度が速く
、又逆バイアス耐圧も５０Ｖ以」二と高い。
方、制御電極１８に閾値電圧以上の電圧を印加すると、
半導体層の膜厚が薄いこともあって全体的に低濃度不純
物領域］６のポテンシャルが下がり、強反転したところ
では第５図（Ｂ）の２１に示すように、ｎ型高濃度不純
物領域１５に近づく。その結果、逆バイアスされた電位
は、第５図ＣＢ）Ｑ）２２に示すように、ｐ型窩濃度不
純物領域１４と低濃度不純物領域１６との境の所で、急
激にボレンシャルが変化することになる。従って、第５
図（Ｃ）の２４に示すように、ｐ型窩濃度不純物領域］
４と低濃度不純物領域１６との境で高い電界集中を起こ
し、ブレークダウン電圧が急激に低下する。
半導体層の膜厚が薄いこともあって全体的に低濃度不純
物領域］６のポテンシャルが下がり、強反転したところ
では第５図（Ｂ）の２１に示すように、ｎ型高濃度不純
物領域１５に近づく。その結果、逆バイアスされた電位
は、第５図ＣＢ）Ｑ）２２に示すように、ｐ型窩濃度不
純物領域１４と低濃度不純物領域１６との境の所で、急
激にボレンシャルが変化することになる。従って、第５
図（Ｃ）の２４に示すように、ｐ型窩濃度不純物領域］
４と低濃度不純物領域１６との境で高い電界集中を起こ
し、ブレークダウン電圧が急激に低下する。
本実施例では、約５．５■程度となり、定電圧用のツェ
ナーダイオード的な使用が可能であった。
ナーダイオード的な使用が可能であった。
なお、前記動作説明では簡略化のため制御電極１８をフ
ローティングとして説明したが、電位が０■であっても
、多少バンドプロファイルが変化するだけであって、本
質的には違わない。
ローティングとして説明したが、電位が０■であっても
、多少バンドプロファイルが変化するだけであって、本
質的には違わない。
以上説明した本実施例のダイオードによれば、制御電極
に印加する電圧によって、ダイオード特性を連続的に変
化させることができる。
に印加する電圧によって、ダイオード特性を連続的に変
化させることができる。
第６図は、本発明のダイオードの第２実施例の縦断面図
である。
である。
本実施例においては、」二制御電極３８とともに、下制
御電極３９を形成し、両ゲート構造としている。
御電極３９を形成し、両ゲート構造としている。
同図に１３いて、３４はポロン＋−０２０ｃ ｍ−３の
ｐ型高濃度不純物領域、３６８；ｌリン］ Ｏ”ｃｍ−
”のｎ型低濃度不純物領域、３５はリン１．０”ｃｍの
ｎ型高濃度不純物領域である。３２は絶縁基体、３３．
’３７は厚さ３００人の絶縁膜であり、各不純物領域の
厚さは５００人である。このように非常に薄い低濃度不
純物領域で、且つ両グー１〜電極構造にすることで、低
濃度不純物領域のポテンシャルを半導体層全体に渡って
一様に制御でき、特性の安定性を向上させることかでき
た。
ｐ型高濃度不純物領域、３６８；ｌリン］ Ｏ”ｃｍ−
”のｎ型低濃度不純物領域、３５はリン１．０”ｃｍの
ｎ型高濃度不純物領域である。３２は絶縁基体、３３．
’３７は厚さ３００人の絶縁膜であり、各不純物領域の
厚さは５００人である。このように非常に薄い低濃度不
純物領域で、且つ両グー１〜電極構造にすることで、低
濃度不純物領域のポテンシャルを半導体層全体に渡って
一様に制御でき、特性の安定性を向上させることかでき
た。
［発明の効果］
以上詳細に説明したように、本発明のダイオードによれ
ば、制御電極をフローティングとする又は制御電極の電
位を変化させることで、内部電界分布を制御し、ダイオ
ードの特性を変化させることが可能となる。
ば、制御電極をフローティングとする又は制御電極の電
位を変化させることで、内部電界分布を制御し、ダイオ
ードの特性を変化させることが可能となる。
複数の用途のダイオードを同一チップ内に作製する電子
回路装置に本発明を用いれば、一つのダイオードで複数
の特性が得られるため、ダイオドの数を減らすことがで
き、回路設計を簡易化でき、コストを低減できる。なお
、本発明の製造プロセスは通常のＭ ＯＳ ＋−ランジ
スタ製造プロセスで作製されるため、集積回路装置を形
成する上で製造プロセスの増加を招（ことばない。
回路装置に本発明を用いれば、一つのダイオードで複数
の特性が得られるため、ダイオドの数を減らすことがで
き、回路設計を簡易化でき、コストを低減できる。なお
、本発明の製造プロセスは通常のＭ ＯＳ ＋−ランジ
スタ製造プロセスで作製されるため、集積回路装置を形
成する上で製造プロセスの増加を招（ことばない。
第１図は、本発明のダイオードの第１実施例の縦断面図
である。 第２図〜第４図は、上記第１実施例のダイオードの製造
工程を説明するための工程図である。 第５図（Ａ）〜（Ｃ）は、ダイオードの動作原理の説明
図である。 第６図は、本発明のダイオードの第２実施例の縦断面図
である。 １ばｎ型基板、２は埋め込み５ｉ０２層、３はｎ型の単
結晶層、４はｐ型の高濃度不純物領域、５ばｎ型の高濃
度不純物領域、６ばｎ型の低濃度不純物領域、７は酸化
膜、８は制御電極どなるｎ°ポリシリコン電極、９はア
ルミ電極である。 代理人 弁理士 山 下 穣 平 第 図 第 図
である。 第２図〜第４図は、上記第１実施例のダイオードの製造
工程を説明するための工程図である。 第５図（Ａ）〜（Ｃ）は、ダイオードの動作原理の説明
図である。 第６図は、本発明のダイオードの第２実施例の縦断面図
である。 １ばｎ型基板、２は埋め込み５ｉ０２層、３はｎ型の単
結晶層、４はｐ型の高濃度不純物領域、５ばｎ型の高濃
度不純物領域、６ばｎ型の低濃度不純物領域、７は酸化
膜、８は制御電極どなるｎ°ポリシリコン電極、９はア
ルミ電極である。 代理人 弁理士 山 下 穣 平 第 図 第 図
Claims (2)
- （１）一導電型の第１の高濃度不純物領域と、この第１
の高濃度不純物領域と反対導電型の第２の半導体領域と
が、真性半導体領域又は低濃度不純物領域を介して接合
され、 前記真性半導体領域又は低濃度不純物領域上に絶縁膜を
介して制御電極が形成されていることを特徴とするダイ
オード。 - （２）前記真性半導体領域又は低濃度不純物領域、前記
第１の高濃度不純物領域、前記低濃度不純物領域が、絶
縁基体上の半導体層に形成されている請求項１記載のダ
イオード。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129304A JPH0425175A (ja) | 1990-05-21 | 1990-05-21 | ダイオード |
| EP91304543A EP0458570B1 (en) | 1990-05-21 | 1991-05-20 | Diode and semiconductor device having such a diode |
| AT91304543T ATE159127T1 (de) | 1990-05-21 | 1991-05-20 | Diode und halbleiterbauelement mit einer diode |
| DE69127852T DE69127852D1 (de) | 1990-05-21 | 1991-05-20 | Diode und Halbleiterbauelement mit einer Diode |
| US08/348,198 US5616944A (en) | 1990-05-21 | 1994-11-28 | Diode and semiconductor device having a controlled intrinsic or low impurity concentration region between opposite conductivity type semiconductor regions |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129304A JPH0425175A (ja) | 1990-05-21 | 1990-05-21 | ダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425175A true JPH0425175A (ja) | 1992-01-28 |
Family
ID=15006257
Family Applications (1)
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|---|---|---|---|
| JP2129304A Pending JPH0425175A (ja) | 1990-05-21 | 1990-05-21 | ダイオード |
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| EP (1) | EP0458570B1 (ja) |
| JP (1) | JPH0425175A (ja) |
| AT (1) | ATE159127T1 (ja) |
| DE (1) | DE69127852D1 (ja) |
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| US7943959B2 (en) * | 2007-08-28 | 2011-05-17 | Littelfuse, Inc. | Low capacitance semiconductor device |
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| WO2017171838A1 (en) * | 2016-04-01 | 2017-10-05 | Intel Corporation | Semiconductor diodes employing back-side semiconductor or metal |
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| US11088241B2 (en) | 2019-01-16 | 2021-08-10 | Stmicroelectronics (Rousset) Sas | Pin diode including a conductive layer, and fabrication process |
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- 1990-05-21 JP JP2129304A patent/JPH0425175A/ja active Pending
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- 1991-05-20 EP EP91304543A patent/EP0458570B1/en not_active Expired - Lifetime
- 1991-05-20 DE DE69127852T patent/DE69127852D1/de not_active Expired - Lifetime
- 1991-05-20 AT AT91304543T patent/ATE159127T1/de not_active IP Right Cessation
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1994
- 1994-11-28 US US08/348,198 patent/US5616944A/en not_active Expired - Fee Related
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|---|---|
| US5616944A (en) | 1997-04-01 |
| EP0458570A1 (en) | 1991-11-27 |
| DE69127852D1 (de) | 1997-11-13 |
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