JPH04176162A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04176162A JPH04176162A JP30503190A JP30503190A JPH04176162A JP H04176162 A JPH04176162 A JP H04176162A JP 30503190 A JP30503190 A JP 30503190A JP 30503190 A JP30503190 A JP 30503190A JP H04176162 A JPH04176162 A JP H04176162A
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- semiconductor integrated
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- semiconductor
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体集積回路装置に関し、特に、複数個
の半導体集積回路ブロックが絶縁膜を介して隣接してな
る半導体集積回路装置に関するものである。
の半導体集積回路ブロックが絶縁膜を介して隣接してな
る半導体集積回路装置に関するものである。
[従来の技術]
第7図は、この種の従来の半導体集積回路装置を示す概
略断面図である。図において、半導体または絶縁体から
なる基板10の上には、互いに距離りを隔ててディジタ
ル回路ブロック1とアナログ回路ブロック2とが形成さ
れている。これらの2つの回路ブロックは、少なくとも
半導体層を含んで構成され、互いに区別された機能を有
する半導体集積回路ブロックである。ディジタル回路ブ
ロック1とアナログ回路ブロック2とは、互いに絶縁さ
れるように絶縁層20が基板10の」二に形成されてい
る。
略断面図である。図において、半導体または絶縁体から
なる基板10の上には、互いに距離りを隔ててディジタ
ル回路ブロック1とアナログ回路ブロック2とが形成さ
れている。これらの2つの回路ブロックは、少なくとも
半導体層を含んで構成され、互いに区別された機能を有
する半導体集積回路ブロックである。ディジタル回路ブ
ロック1とアナログ回路ブロック2とは、互いに絶縁さ
れるように絶縁層20が基板10の」二に形成されてい
る。
[発明が解決しようとする課題]
第7図に示す従来の半導体集積回路装置によれば、2つ
の半導体集積回路ブロックとして、ディジタル回路ブロ
ック1とアナログ回路ブロック2とが距離りを隔てて隣
接している。そのため、たとえば、ディジタル回路ブロ
ック1の発生するノイズがアナログ回路ブロック2に悪
影響を及ぼす場合があった。これを防止するために、デ
ィジタル回路ブロック1とアナログ回路ブロック2との
間の距離りを大きくすることが考えられる。しがしなが
ら、半導体集積回路装置を構成する回路ブロック間の距
離りを大きくすると、半導体集積回路装置における回路
ブロックの集積度が低下するという問題があった。
の半導体集積回路ブロックとして、ディジタル回路ブロ
ック1とアナログ回路ブロック2とが距離りを隔てて隣
接している。そのため、たとえば、ディジタル回路ブロ
ック1の発生するノイズがアナログ回路ブロック2に悪
影響を及ぼす場合があった。これを防止するために、デ
ィジタル回路ブロック1とアナログ回路ブロック2との
間の距離りを大きくすることが考えられる。しがしなが
ら、半導体集積回路装置を構成する回路ブロック間の距
離りを大きくすると、半導体集積回路装置における回路
ブロックの集積度が低下するという問題があった。
そこで、この発明は、上記のような問題点を解決するた
めになされたもので、各半導体集積回路ブロックがノイ
ズに影響されず、ノイズからシールドされ得る半導体集
積回路装置の構造を提供することを目的とする。
めになされたもので、各半導体集積回路ブロックがノイ
ズに影響されず、ノイズからシールドされ得る半導体集
積回路装置の構造を提供することを目的とする。
[課題を解決するための手段]
この発明に従った半導体集積回路装置は、第1の半導体
集積回路ブロックと、第2の半導体集積回路ブロックと
、導電部分とを備える。第1の半導体集積回路ブロック
は、所定の基板の」二に形成されている。第2の半導体
集積回路ブロックは、第1の半導体集積回路ブロックに
絶縁膜を介して隣接するように形成されている。導電部
分は、第1の半導体集積回路ブロックと第2の半導体集
積回路ブロックとの間の、または第1の半導体集積回路
ブロックと第2の半導体集積回路ブロックとのいずれか
一方の周辺の、少なくとも1箇所に形成されている。こ
の導電部分は、第1の半導体集積回路ブロックと第2の
半導体集積回路ブロックとから絶縁されており、所定の
固定電位に保たれている。
集積回路ブロックと、第2の半導体集積回路ブロックと
、導電部分とを備える。第1の半導体集積回路ブロック
は、所定の基板の」二に形成されている。第2の半導体
集積回路ブロックは、第1の半導体集積回路ブロックに
絶縁膜を介して隣接するように形成されている。導電部
分は、第1の半導体集積回路ブロックと第2の半導体集
積回路ブロックとの間の、または第1の半導体集積回路
ブロックと第2の半導体集積回路ブロックとのいずれか
一方の周辺の、少なくとも1箇所に形成されている。こ
の導電部分は、第1の半導体集積回路ブロックと第2の
半導体集積回路ブロックとから絶縁されており、所定の
固定電位に保たれている。
[作用コ
この発明においては、第1の半導体集積回路ブロックと
第2の半導体集積回路ブロックとの間、または各半導体
集積回路ブロックの周辺には、導電部分が形成されてい
る。この導電部分は各半導体集積回路ブロックから絶縁
されて固定電位に保たれている。そのため、第1の半導
体集積回路ブロックにおいてノイズが発生したとしても
、そのノイズは導電部分まで達するだけで、隣接する第
2の半導体集積回路ブロックの内部までは到達しない。
第2の半導体集積回路ブロックとの間、または各半導体
集積回路ブロックの周辺には、導電部分が形成されてい
る。この導電部分は各半導体集積回路ブロックから絶縁
されて固定電位に保たれている。そのため、第1の半導
体集積回路ブロックにおいてノイズが発生したとしても
、そのノイズは導電部分まで達するだけで、隣接する第
2の半導体集積回路ブロックの内部までは到達しない。
これは、各半導体集積回路ブロックの周辺部分に存在す
る寄生容量を介して伝達されるノイズが、固定電位に保
たれた導電部分によって阻まれることにより、隣接する
半導体集積回路ブロックに影響を及ぼすノイズが低減さ
れるからである。
る寄生容量を介して伝達されるノイズが、固定電位に保
たれた導電部分によって阻まれることにより、隣接する
半導体集積回路ブロックに影響を及ぼすノイズが低減さ
れるからである。
[発明の実施例]
以下、この発明の実施例を図について説明する。
第1A図は、この発明の第1の実施例を示す半導体集積
回路装置の概略平面図である。第1B図は、第1A図の
IB−IB線における断面を示す概略断面図である。図
において、ディジタル回路ブロック1とアナログ回路ブ
ロック2とは、半導体基板100の上で互いに間隔を隔
てて形成されている。ディジタル回路ブロック1とアナ
ログ回路ブロック2との間には、絶縁層20を介して壁
状導電層50が形成されている。この壁状導電層50は
、所定の固定電位、この場合、接地電位に保たれるよう
に、配線4が壁状導電層50に接続されている。そのた
め、ディジタル回路ブロック1とアナログ回路ブロック
2との間の容量性結合が小さくなる。したがって、たと
え、ディジタル回路ブロック1においてノイズが発生し
たとしても、そのノイズはディジタル回路ブロック1の
上部を通じてアナログ回路ブロック2の内部までは到達
せず、壁状導電層50に達するだけである。
回路装置の概略平面図である。第1B図は、第1A図の
IB−IB線における断面を示す概略断面図である。図
において、ディジタル回路ブロック1とアナログ回路ブ
ロック2とは、半導体基板100の上で互いに間隔を隔
てて形成されている。ディジタル回路ブロック1とアナ
ログ回路ブロック2との間には、絶縁層20を介して壁
状導電層50が形成されている。この壁状導電層50は
、所定の固定電位、この場合、接地電位に保たれるよう
に、配線4が壁状導電層50に接続されている。そのた
め、ディジタル回路ブロック1とアナログ回路ブロック
2との間の容量性結合が小さくなる。したがって、たと
え、ディジタル回路ブロック1においてノイズが発生し
たとしても、そのノイズはディジタル回路ブロック1の
上部を通じてアナログ回路ブロック2の内部までは到達
せず、壁状導電層50に達するだけである。
その結果、アナログ回路ブロック2の動作は、ノイズに
よって影響を受けることはない。なお、ここでディジタ
ル回路ブロック1で発生するノイズとしては、たとえば
、クロックノイズが挙げられる。
よって影響を受けることはない。なお、ここでディジタ
ル回路ブロック1で発生するノイズとしては、たとえば
、クロックノイズが挙げられる。
第2A図は、この発明の第2の実施例を示す半導体集積
回路装置の概略平面図である。%2B図は、第2A図の
nB−IIB線における断面を示す概略断面図である。
回路装置の概略平面図である。%2B図は、第2A図の
nB−IIB線における断面を示す概略断面図である。
この第2の実施例においては、半導体基板上に形成され
た絶縁基板、すなわち絶縁層上に半導体回路が構成され
る場合、つまり、SOI (Silicon−on−1
nsulator)構造を採用した半導体集積回路装置
が示されている。図において、半導体基板100の上に
は、絶縁層21が形成されている。この絶縁層21の上
には、互いに間隔を隔てたディジタル回路ブロック1と
アナログ回路ブロック2とが形成されている。これらの
2つの回路ブロックを覆うように絶縁層22が形成され
ている。また、これらの2つの回路ブロックの間と周囲
には、柱状導電層51.52が形成されている。この場
合、柱状導電層51は、半導体基板100の表面に接続
するように、その表面から延びるように形成されている
。この柱状導電層51は、回路ブロック1゜2で用いら
れる半導体層の結晶性を高めるために半導体基板100
をシードとして単結晶化された半導体から構成されてい
る。
た絶縁基板、すなわち絶縁層上に半導体回路が構成され
る場合、つまり、SOI (Silicon−on−1
nsulator)構造を採用した半導体集積回路装置
が示されている。図において、半導体基板100の上に
は、絶縁層21が形成されている。この絶縁層21の上
には、互いに間隔を隔てたディジタル回路ブロック1と
アナログ回路ブロック2とが形成されている。これらの
2つの回路ブロックを覆うように絶縁層22が形成され
ている。また、これらの2つの回路ブロックの間と周囲
には、柱状導電層51.52が形成されている。この場
合、柱状導電層51は、半導体基板100の表面に接続
するように、その表面から延びるように形成されている
。この柱状導電層51は、回路ブロック1゜2で用いら
れる半導体層の結晶性を高めるために半導体基板100
をシードとして単結晶化された半導体から構成されてい
る。
このように、絶縁層上に半導体集積回路装置を構成する
場合の一手法として、一定間隔を隔ててシードと呼ばれ
る柱状または壁状の半導体層を設けることは通常行なわ
れている。このシードを半導体集積回路ブロックの周辺
部に配置することによって、本来、絶縁層上の半導体層
の結晶性を高めるために製造工程においてのみ必要とさ
れていたシードを、製造プロセス終了後においても、半
導体集積回路ブロックのノイズのシールド用に倶するこ
とができる。
場合の一手法として、一定間隔を隔ててシードと呼ばれ
る柱状または壁状の半導体層を設けることは通常行なわ
れている。このシードを半導体集積回路ブロックの周辺
部に配置することによって、本来、絶縁層上の半導体層
の結晶性を高めるために製造工程においてのみ必要とさ
れていたシードを、製造プロセス終了後においても、半
導体集積回路ブロックのノイズのシールド用に倶するこ
とができる。
第3A図は、この発明の第3の実施例を示す半導体集積
回路装置の概略平面図である。第3B図は、第3A図の
I[113−111B線における断面を示す部分断面図
である。第3C図は、第3A図の■C−■C線における
断面を示ず部分断面図である。
回路装置の概略平面図である。第3B図は、第3A図の
I[113−111B線における断面を示す部分断面図
である。第3C図は、第3A図の■C−■C線における
断面を示ず部分断面図である。
第3D図は、第3A図のIIrD−111D線における
断面を示す部分断面図である。これらの図を参照して、
半導体基板100の上にはディジタル回路ブロック]が
形成されている。このディジタル回路ブロック1を覆う
ように絶縁層21が形成されている。アナログ回路ブロ
ック2は、ディジタル回路ブロック1の上方にシールド
プレート6を介して形成されている。ディジタル回路ブ
ロック1およびアナログ回路ブロック2の両側には、半
導体からなる柱状導?a[5L 52が、ノイズのシ
ールドとして、一定間隔で配置されている。柱状導電層
51.52の外側には、クロック信号線φ1゜1]−1
φ2.$2.15<配置されている。クロック信号線φ
1および<61.φ2および1丁は、柱状導電層51.
52の間を通り、アナログ回路ブロック2の所定の部分
に接続されている。柱状導電層51は半導体基板100
に接続するように形成されているので、所定の固定電位
に保たれていることと等価な状態になっている。アナロ
グ回路ブロック2の上には絶縁層22を介して外部回路
ブロック3が形成されている。外部回路ブロック3は絶
縁層23によって覆われている。各回路ブロックの一例
として、ディジタル回路ブロック1は算術論理演算回路
であり、アナログ回路ブロック2はA−Dコンバータで
あり、外部回路ブロック3はフォトセンザから構成され
るイメージセンサである。この算術論理演算回路(A
L U)の論理回路は、ディジタル回路ブロック1の例
として第5図に示されている。また、第4図には、アナ
ログ回路ブロック2の例として2ビットCMO3A−=
9− Dコンバータの論理回路が示されている。このように、
半導体集積回路装置の一例として画像信号処理を行なう
三次元回路素子が示されている。
断面を示す部分断面図である。これらの図を参照して、
半導体基板100の上にはディジタル回路ブロック]が
形成されている。このディジタル回路ブロック1を覆う
ように絶縁層21が形成されている。アナログ回路ブロ
ック2は、ディジタル回路ブロック1の上方にシールド
プレート6を介して形成されている。ディジタル回路ブ
ロック1およびアナログ回路ブロック2の両側には、半
導体からなる柱状導?a[5L 52が、ノイズのシ
ールドとして、一定間隔で配置されている。柱状導電層
51.52の外側には、クロック信号線φ1゜1]−1
φ2.$2.15<配置されている。クロック信号線φ
1および<61.φ2および1丁は、柱状導電層51.
52の間を通り、アナログ回路ブロック2の所定の部分
に接続されている。柱状導電層51は半導体基板100
に接続するように形成されているので、所定の固定電位
に保たれていることと等価な状態になっている。アナロ
グ回路ブロック2の上には絶縁層22を介して外部回路
ブロック3が形成されている。外部回路ブロック3は絶
縁層23によって覆われている。各回路ブロックの一例
として、ディジタル回路ブロック1は算術論理演算回路
であり、アナログ回路ブロック2はA−Dコンバータで
あり、外部回路ブロック3はフォトセンザから構成され
るイメージセンサである。この算術論理演算回路(A
L U)の論理回路は、ディジタル回路ブロック1の例
として第5図に示されている。また、第4図には、アナ
ログ回路ブロック2の例として2ビットCMO3A−=
9− Dコンバータの論理回路が示されている。このように、
半導体集積回路装置の一例として画像信号処理を行なう
三次元回路素子が示されている。
上述のように示される3層積層構造の半導体集積回路装
置においては、下層のディジタル回路ブロック]からア
ナログ回路プロ・ツク2へのノイズは、固定電位に接続
されたシールドプレート6によって防止され得る。また
、クロック信号のノイズは、所定の接続部以外において
クロック信号線とアナログ回路ブロック2との間に柱状
導電層52が存在しているので、アナログ回路プロ・ツ
ク2に悪影響を及ぼし難い。
置においては、下層のディジタル回路ブロック]からア
ナログ回路プロ・ツク2へのノイズは、固定電位に接続
されたシールドプレート6によって防止され得る。また
、クロック信号のノイズは、所定の接続部以外において
クロック信号線とアナログ回路ブロック2との間に柱状
導電層52が存在しているので、アナログ回路プロ・ツ
ク2に悪影響を及ぼし難い。
第6図は、第3A図〜第3D図に示されるような3層積
層構造の半導体集積回路装置の一断面を模式的に描いた
図である。第6図を参照して、p型の半導体基板100
には、ディジタル回路ブロック1を構成する素子形成領
域を囲むように分離酸化膜101が形成されている。素
子形成領域には、nチャネル型のMO5+−ランジスタ
が形成されている。このMO5+−ランジスタは、ゲー
ト電極103と、n型不純物拡散領域102とを有する
。ディジタル回路ブロック1を構成する素子の一例とし
て示されたnチャネル型MO5)ランジスタの」二には
、化学的気相薄膜成長法(CVD法)を用いてシリコン
酸化膜からなる絶縁層21が形成されている。この絶縁
層2]の」二には、不純物がドープされた多結晶シリコ
ンからなるシールドプレート6が形成されている。ディ
ジタル回路ブロック1の周囲には、半導体基板100の
表面をシードとして単結晶化された、不純物を含むシリ
コン層からなる柱状導電層51が形成されている。
層構造の半導体集積回路装置の一断面を模式的に描いた
図である。第6図を参照して、p型の半導体基板100
には、ディジタル回路ブロック1を構成する素子形成領
域を囲むように分離酸化膜101が形成されている。素
子形成領域には、nチャネル型のMO5+−ランジスタ
が形成されている。このMO5+−ランジスタは、ゲー
ト電極103と、n型不純物拡散領域102とを有する
。ディジタル回路ブロック1を構成する素子の一例とし
て示されたnチャネル型MO5)ランジスタの」二には
、化学的気相薄膜成長法(CVD法)を用いてシリコン
酸化膜からなる絶縁層21が形成されている。この絶縁
層2]の」二には、不純物がドープされた多結晶シリコ
ンからなるシールドプレート6が形成されている。ディ
ジタル回路ブロック1の周囲には、半導体基板100の
表面をシードとして単結晶化された、不純物を含むシリ
コン層からなる柱状導電層51が形成されている。
第2層目には、CMO5/S01構造からなる素子が、
アナログ回路ブロック2を構成している。
アナログ回路ブロック2を構成している。
p型の半導体層200pとn型の半導体層200nとが
間隔を隔てて形成されている。n型半導体層200nに
は、nチャネル型MOSトランジスタが形成されている
。このnチャネル型MOSトランジスタは、ゲート電極
203nとn型不純物拡散領域202nとを有する。n
型半導体層200nには、pチャネルJ42MO3l−
ランジスタが形−1] − 成されている。pチャネル型MO3)ランジスタは、ゲ
ート電極203pとn型不純物拡散領域202nとを有
する。一方のn型不純物拡散領域202nには、第1層
1:1のMO8+・ランジスタを構成するn型不純物拡
散領域102が電気的に接続されている。n型不純物拡
散領域102に接続するように、不純物がドープされた
多結晶シリコンからなる配線層7が形成されている。こ
の配線層7にはコンタクト層9が接続している。このコ
ンタクト層9に接続し、n型不純物拡散領域202nに
も接続するように、タングステンシリサイド層からなる
配線層8か形成されている。アナログ回路ブロック2の
周囲には、柱状導電層51に接続するように、不純物を
含むシリコン層からなる柱状導電層52が形成されいる
。
間隔を隔てて形成されている。n型半導体層200nに
は、nチャネル型MOSトランジスタが形成されている
。このnチャネル型MOSトランジスタは、ゲート電極
203nとn型不純物拡散領域202nとを有する。n
型半導体層200nには、pチャネルJ42MO3l−
ランジスタが形−1] − 成されている。pチャネル型MO3)ランジスタは、ゲ
ート電極203pとn型不純物拡散領域202nとを有
する。一方のn型不純物拡散領域202nには、第1層
1:1のMO8+・ランジスタを構成するn型不純物拡
散領域102が電気的に接続されている。n型不純物拡
散領域102に接続するように、不純物がドープされた
多結晶シリコンからなる配線層7が形成されている。こ
の配線層7にはコンタクト層9が接続している。このコ
ンタクト層9に接続し、n型不純物拡散領域202nに
も接続するように、タングステンシリサイド層からなる
配線層8か形成されている。アナログ回路ブロック2の
周囲には、柱状導電層51に接続するように、不純物を
含むシリコン層からなる柱状導電層52が形成されいる
。
第3層目として、CVD法を用いて形成されたシリコン
酸化膜からなる絶縁層22の上に外部回路ブロック3が
形成される。この外部回路ブロック3を構成する素子の
一例としてpnフォトダイオードが示されている。pn
フォトダイオードは、= 12− p型半導体層300に形成されたn型不純物拡散領域3
02を有する。シリコン酸化膜24にあけられたコンタ
クト孔を介して、第1アルミニウム層からなる配線層4
1が、p型半導体層300に接続されている。この配線
層41には、第2アルミニウム層からなる配線層42が
接続されている。
酸化膜からなる絶縁層22の上に外部回路ブロック3が
形成される。この外部回路ブロック3を構成する素子の
一例としてpnフォトダイオードが示されている。pn
フォトダイオードは、= 12− p型半導体層300に形成されたn型不純物拡散領域3
02を有する。シリコン酸化膜24にあけられたコンタ
クト孔を介して、第1アルミニウム層からなる配線層4
1が、p型半導体層300に接続されている。この配線
層41には、第2アルミニウム層からなる配線層42が
接続されている。
n型不純物拡散領域302は、配線層41を介して、第
2層目の素子を構成するn型不純物拡散領域202nに
接続されている。柱状導電層52の上部には、アルミニ
ウムからなる配線層4が接続されている。この配線層4
は接地電位に保たれている。第3層目の素子を覆うよう
にシリコン窒化膜からなる絶縁層23が形成されている
。配線層4.42の上にはパッシベーション膜30が形
成されている。
2層目の素子を構成するn型不純物拡散領域202nに
接続されている。柱状導電層52の上部には、アルミニ
ウムからなる配線層4が接続されている。この配線層4
は接地電位に保たれている。第3層目の素子を覆うよう
にシリコン窒化膜からなる絶縁層23が形成されている
。配線層4.42の上にはパッシベーション膜30が形
成されている。
このようにして、この発明に従った3層積層構造の半導
体集積回路装置の断面構造の一例が模式%式% なお、上記実施例においては、壁状または柱状導電層と
して不純物を含むシリコン層を用いた例= 13− を示したが、少なくとも導電性を有するものであればよ
く、高融点金属シリサイド層等から構成されてもよい。
体集積回路装置の断面構造の一例が模式%式% なお、上記実施例においては、壁状または柱状導電層と
して不純物を含むシリコン層を用いた例= 13− を示したが、少なくとも導電性を有するものであればよ
く、高融点金属シリサイド層等から構成されてもよい。
[発明の効果]
以上のように、この発明によれば所定の固定電位に保た
れた導電部分が、各半導体集積回路ブロックの間あるい
は周辺部に設けられるので、各半導体集積回路ブロック
をノイズからシールドすることが可能となる。そのため
、各回路ブロックの周辺に存在する寄生容量を介して伝
達されるノイズが低減され得る。
れた導電部分が、各半導体集積回路ブロックの間あるい
は周辺部に設けられるので、各半導体集積回路ブロック
をノイズからシールドすることが可能となる。そのため
、各回路ブロックの周辺に存在する寄生容量を介して伝
達されるノイズが低減され得る。
第1A図は、この発明に従った半導体集積回路装置の第
1実施例を示す概略平面図である。 第1B図は、第1A図のIB−IB線における断面を示
す部分断面図である。 第2A図は、この発明に従った半導体集積回路装置の第
2実施例を示す概略平面図である。 第2B図は、第2A図のIIB−IIB線における断面
を示す部分断面図である。 第3A図は、この発明に従った半導体集積回路装置の第
3実施例を示す概略平面図である。 第3B図は、第3A図のmB−mB線における断面を示
す部分断面図である。 第3C図は、第3A図のmc−mc線における断面を示
す部分断面図である。 第3D図は、第3A図のI[I)−IIID線における
断面を示す部分断面図である。 第4図は、アナログ回路ブロックの一例として2ビット
l−Dコンバータを示す論理回路図である。 第5図は、ディジタル回路ブロックの一例として算術論
理演算回路装置を示す論理回路図である。 第6図は、第3A図〜第3D図に示されるような半導体
集積回路装置の断面構造の一例を模式的に描いた断面図
である。 第7図は、従来の半導体集積回路装置を示す概略断面図
である。 図において、1はディジタル回路ブロック、2はアナロ
グ回路ブロック、50は壁状導電層、5−15 = 1.52は柱状導電層である。 なお、各図中、同−n号は同一または相当部分を示す。
1実施例を示す概略平面図である。 第1B図は、第1A図のIB−IB線における断面を示
す部分断面図である。 第2A図は、この発明に従った半導体集積回路装置の第
2実施例を示す概略平面図である。 第2B図は、第2A図のIIB−IIB線における断面
を示す部分断面図である。 第3A図は、この発明に従った半導体集積回路装置の第
3実施例を示す概略平面図である。 第3B図は、第3A図のmB−mB線における断面を示
す部分断面図である。 第3C図は、第3A図のmc−mc線における断面を示
す部分断面図である。 第3D図は、第3A図のI[I)−IIID線における
断面を示す部分断面図である。 第4図は、アナログ回路ブロックの一例として2ビット
l−Dコンバータを示す論理回路図である。 第5図は、ディジタル回路ブロックの一例として算術論
理演算回路装置を示す論理回路図である。 第6図は、第3A図〜第3D図に示されるような半導体
集積回路装置の断面構造の一例を模式的に描いた断面図
である。 第7図は、従来の半導体集積回路装置を示す概略断面図
である。 図において、1はディジタル回路ブロック、2はアナロ
グ回路ブロック、50は壁状導電層、5−15 = 1.52は柱状導電層である。 なお、各図中、同−n号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数個の半導体集積回路ブロックが絶縁膜を介して隣接
してなる半導体集積回路装置であって、所定の基板の上
に形成された第1の半導体集積回路ブロックと、 前記第1の半導体集積回路ブロックに絶縁膜を介して隣
接するように形成された第2の半導体集積回路ブロック
と、 前記第1の半導体集積回路ブロックと前記第2の半導体
集積回路ブロックとの間の、または前記第1の半導体集
積回路ブロックと前記第2の半導体集積回路ブロックと
のいずれか一方の周辺の、少なくとも1箇所に形成され
た導電部分とを備え、前記導電部分は、前記第1の半導
体集積回路ブロックと前記第2の半導体集積回路ブロッ
クとから絶縁されており、所定の固定電位に保たれてい
る、半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2305031A JPH079973B2 (ja) | 1990-11-07 | 1990-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2305031A JPH079973B2 (ja) | 1990-11-07 | 1990-11-07 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04176162A true JPH04176162A (ja) | 1992-06-23 |
JPH079973B2 JPH079973B2 (ja) | 1995-02-01 |
Family
ID=17940264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2305031A Expired - Fee Related JPH079973B2 (ja) | 1990-11-07 | 1990-11-07 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH079973B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002270775A (ja) * | 2001-03-12 | 2002-09-20 | Sony Corp | 半導体装置 |
US6505329B1 (en) | 1999-05-31 | 2003-01-07 | Nec Corporation | Semiconductor device designing method and apparatus, and memory medium that is stored with macro information |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6212147A (ja) * | 1985-07-10 | 1987-01-21 | Hitachi Ltd | マスタ−スライス方式の半導体装置 |
-
1990
- 1990-11-07 JP JP2305031A patent/JPH079973B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017028327A (ja) * | 2011-09-21 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2018125551A (ja) * | 2011-09-21 | 2018-08-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10170486B2 (en) | 2011-09-21 | 2019-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device comprising peripheral circuit, shielding layer, and memory cell array |
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JP2017157859A (ja) * | 2017-05-22 | 2017-09-07 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH079973B2 (ja) | 1995-02-01 |
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