JPH07114281B2 - ドライバ−内蔵アクティブマトリックス基板 - Google Patents
ドライバ−内蔵アクティブマトリックス基板Info
- Publication number
- JPH07114281B2 JPH07114281B2 JP61096301A JP9630186A JPH07114281B2 JP H07114281 B2 JPH07114281 B2 JP H07114281B2 JP 61096301 A JP61096301 A JP 61096301A JP 9630186 A JP9630186 A JP 9630186A JP H07114281 B2 JPH07114281 B2 JP H07114281B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- built
- active matrix
- drive circuit
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 title claims description 28
- 239000011159 matrix material Substances 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 claims description 24
- 239000010408 film Substances 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008832 photodamage Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、透明絶縁基板上に薄膜トランジスタを形成し
たドライバー内蔵アクティブマトリックス基板の構造に
関する。
たドライバー内蔵アクティブマトリックス基板の構造に
関する。
近年、絶縁基板上に堆積した半導体薄膜を能動領域とし
て用いたMOS型薄膜トランジスターは、液晶表示装置の
画素の光スイッチとしてばかりでなく、周辺の駆動回路
も構成できるほどに性能があがっている。しかし、絶縁
基板を用いたデバイスでは、絶縁基板表面に生じた電荷
をいかに外部に放散して、薄膜トランジスターの絶縁破
壊を防止するかが課題である。特に液晶表示装置のよう
に、パネル表示部分の面積が大きいデバイスでは製造工
程中での基板表面でのチャージアップをいかに防止する
かが重要である。
て用いたMOS型薄膜トランジスターは、液晶表示装置の
画素の光スイッチとしてばかりでなく、周辺の駆動回路
も構成できるほどに性能があがっている。しかし、絶縁
基板を用いたデバイスでは、絶縁基板表面に生じた電荷
をいかに外部に放散して、薄膜トランジスターの絶縁破
壊を防止するかが課題である。特に液晶表示装置のよう
に、パネル表示部分の面積が大きいデバイスでは製造工
程中での基板表面でのチャージアップをいかに防止する
かが重要である。
第２図は、透明絶縁基板上にマトリックス状に配置され
た薄膜トランジスターと周辺駆動回路から構成された液
晶表示用ドライバー内蔵アクティブマトリックス基板の
模式図である。１（G1〜Gm）は、タイミング線となるゲ
ート線、２（S1〜Sn）は、データ線となるソース線であ
り、３の薄膜トランジスターと４の画素電極は、ゲート
線，ソース線の交点に配置されている。５は、タイミン
グ線駆動回路、６はデータ線駆動回路であり、この図で
は両側駆動の場合を示している。
た薄膜トランジスターと周辺駆動回路から構成された液
晶表示用ドライバー内蔵アクティブマトリックス基板の
模式図である。１（G1〜Gm）は、タイミング線となるゲ
ート線、２（S1〜Sn）は、データ線となるソース線であ
り、３の薄膜トランジスターと４の画素電極は、ゲート
線，ソース線の交点に配置されている。５は、タイミン
グ線駆動回路、６はデータ線駆動回路であり、この図で
は両側駆動の場合を示している。
第３図は、前記模式図で構成された従来の液晶表示用ド
ライバー内蔵アクティブマトリックス基板の外周近傍の
平面図（ａ）と断面図（ｂ）である。透明絶縁基板７上
に化学反応を媒介として結晶や非晶質を被着させるCVD
法により、多結晶シリコン薄膜８を堆積させる。次に、
多結晶シリコン薄膜のパターン形成を行なった後、ゲー
ト絶縁膜９を形成し、その上に金属や多結晶シリコン薄
膜を用いたゲート電極10及びゲート線１を駆動回路内を
含めて同時形成する。次に、ゲート電極10とレジストを
マスクに用いて、Ｐ型不純物イオンとＮ型不純物イオン
を選択的にイオン打込みをしてＰ型とＮ型の薄膜トラン
ジスターのソース・ドレイン領域を形成する。次に、層
間絶縁膜11をCVD法により積層し、コンタクトホール12
を開口した後、透明導電膜を被着して、画素電極４を形
成し金属を被着して、ソース線２及び、周辺のタイミン
グ線駆動回路５とデータ線駆動回路６内の配線とする。
ライバー内蔵アクティブマトリックス基板の外周近傍の
平面図（ａ）と断面図（ｂ）である。透明絶縁基板７上
に化学反応を媒介として結晶や非晶質を被着させるCVD
法により、多結晶シリコン薄膜８を堆積させる。次に、
多結晶シリコン薄膜のパターン形成を行なった後、ゲー
ト絶縁膜９を形成し、その上に金属や多結晶シリコン薄
膜を用いたゲート電極10及びゲート線１を駆動回路内を
含めて同時形成する。次に、ゲート電極10とレジストを
マスクに用いて、Ｐ型不純物イオンとＮ型不純物イオン
を選択的にイオン打込みをしてＰ型とＮ型の薄膜トラン
ジスターのソース・ドレイン領域を形成する。次に、層
間絶縁膜11をCVD法により積層し、コンタクトホール12
を開口した後、透明導電膜を被着して、画素電極４を形
成し金属を被着して、ソース線２及び、周辺のタイミン
グ線駆動回路５とデータ線駆動回路６内の配線とする。
しかし、前述の従来技術では、イオン打込みの工程で透
明絶縁基板上にチャージアップされた電荷の逃げ路がな
いため、薄膜トランジスターの絶縁破壊を生じやすい。
そのため、イオン打込み時には、基板表面近傍で打込み
イオンを熱電子により中性化する打込み方式を採用する
のであるが、完全な中性化は難しく、外観上不明な程度
の軽いダメージが発生する。このようなダメージに対し
て、画素を駆動する薄膜トランジスターは、レーザー等
を用いて、切断することによってその画素のみを犠牲に
するだけすむ。ところが、周辺にある駆動回路部分の薄
膜トランジスターは、１つでも不良があると動作不良を
おこすという問題点を生ずる。そこで本発明は、このよ
うな問題点を解決するもので、その目的とするところ
は、薄膜トランジスターの絶縁破壊耐量を増加した周辺
駆動回路を提供するところにある。
明絶縁基板上にチャージアップされた電荷の逃げ路がな
いため、薄膜トランジスターの絶縁破壊を生じやすい。
そのため、イオン打込み時には、基板表面近傍で打込み
イオンを熱電子により中性化する打込み方式を採用する
のであるが、完全な中性化は難しく、外観上不明な程度
の軽いダメージが発生する。このようなダメージに対し
て、画素を駆動する薄膜トランジスターは、レーザー等
を用いて、切断することによってその画素のみを犠牲に
するだけすむ。ところが、周辺にある駆動回路部分の薄
膜トランジスターは、１つでも不良があると動作不良を
おこすという問題点を生ずる。そこで本発明は、このよ
うな問題点を解決するもので、その目的とするところ
は、薄膜トランジスターの絶縁破壊耐量を増加した周辺
駆動回路を提供するところにある。
本発明のドライバー内蔵アクティブマトリックス基板
は、周辺駆動回路を導電膜の配線で囲うと共に、基板周
辺にも導電膜領域をもうけ、両者を短絡することを特徴
とする。
は、周辺駆動回路を導電膜の配線で囲うと共に、基板周
辺にも導電膜領域をもうけ、両者を短絡することを特徴
とする。
本発明の上記の構造によれば、駆動回路は、導電膜の配
線でシールドされたことになり、大面積を占める表示部
分からのチャージアップした電荷は基板周辺を接地する
ことで外部に放散できるため駆動回路内の薄膜トランジ
スターのダメージをなくすことが可能である。
線でシールドされたことになり、大面積を占める表示部
分からのチャージアップした電荷は基板周辺を接地する
ことで外部に放散できるため駆動回路内の薄膜トランジ
スターのダメージをなくすことが可能である。
第１図は、本発明の実施例であり、液晶表示用ドライバ
ー内蔵アクティブマトリックス基板の外周近傍の平面図
である。第３図の従来例と同様な工程で形成されている
が、第３図に比して第１図では駆動回路をゲート線と同
一の材料からなるシールド配線13で囲うため、駆動回路
内の薄膜トランジスターは、完全にシールドされる。さ
らにシールド配線13は透明絶縁基板周辺に設られた導電
膜14に接続されているため、イオン打ち込み等によりチ
ャージアップした電荷は基板周辺を接地することで外部
に放散でき、絶縁破壊を十分防止することができる。ま
た、シールド配線13は、本実施例のように、ゲート線と
同一材料で同時に形成されてもよいが、同一材料にする
必要はなく、異種の導線膜を用いても何らさしつかえな
い。さらに、シールド配線13は駆動回路内の薄膜トラン
ジスターのゲート配線層と同一層で形成してもよい。
ー内蔵アクティブマトリックス基板の外周近傍の平面図
である。第３図の従来例と同様な工程で形成されている
が、第３図に比して第１図では駆動回路をゲート線と同
一の材料からなるシールド配線13で囲うため、駆動回路
内の薄膜トランジスターは、完全にシールドされる。さ
らにシールド配線13は透明絶縁基板周辺に設られた導電
膜14に接続されているため、イオン打ち込み等によりチ
ャージアップした電荷は基板周辺を接地することで外部
に放散でき、絶縁破壊を十分防止することができる。ま
た、シールド配線13は、本実施例のように、ゲート線と
同一材料で同時に形成されてもよいが、同一材料にする
必要はなく、異種の導線膜を用いても何らさしつかえな
い。さらに、シールド配線13は駆動回路内の薄膜トラン
ジスターのゲート配線層と同一層で形成してもよい。
配線幅は、十ミクロンメートルもとれば十分であり、占
有面積も小さく、工程が増えるわけではないので好都合
である。
有面積も小さく、工程が増えるわけではないので好都合
である。
以上述べたように本発明によれば、周辺の駆動回路は導
電膜の配線でシールドされたことになり、イオン打込み
等で発生するチャージアップされた表面電荷による駆動
回路内の薄膜トランジスターの絶縁破壊を防止するとい
う効果を有する。また酸素プラズマ等のクリーニング工
程でも、ダメージ防止に役立つものである。
電膜の配線でシールドされたことになり、イオン打込み
等で発生するチャージアップされた表面電荷による駆動
回路内の薄膜トランジスターの絶縁破壊を防止するとい
う効果を有する。また酸素プラズマ等のクリーニング工
程でも、ダメージ防止に役立つものである。
第１図は、本発明の液晶表示用ドライバー内蔵アクティ
ブマトリックス基板の外周近傍の平面図である。第２図
は、液晶表示用ドライバー内蔵アクティブマトリックス
基板の模式図である。第３図は、従来の液晶表示用ドラ
イバー内蔵アクティブマトリックス基板の外周近傍の平
面図（ａ）と断面図（ｂ）である。 １……ゲート線（タイミング線） ２……ソース線（データ線） ３……薄膜トランジスター ４……画素電極 ５……タイミング線駆動回路 ６……データ線駆動回路 ７……透明絶縁基板 ８……多結晶シリコン薄膜 ９……ゲート絶縁膜 10……ゲート電極 11……層間絶縁膜 12……コンタクトホール 13……シールド配線 14……導電膜
ブマトリックス基板の外周近傍の平面図である。第２図
は、液晶表示用ドライバー内蔵アクティブマトリックス
基板の模式図である。第３図は、従来の液晶表示用ドラ
イバー内蔵アクティブマトリックス基板の外周近傍の平
面図（ａ）と断面図（ｂ）である。 １……ゲート線（タイミング線） ２……ソース線（データ線） ３……薄膜トランジスター ４……画素電極 ５……タイミング線駆動回路 ６……データ線駆動回路 ７……透明絶縁基板 ８……多結晶シリコン薄膜 ９……ゲート絶縁膜 10……ゲート電極 11……層間絶縁膜 12……コンタクトホール 13……シールド配線 14……導電膜
Claims (3)
- 【請求項１】複数のデータ線及びタイミング線が交差し
て配置されてなり、該データ線及びタイミング線との交
点近傍には薄膜トランジスターが配置されてなり、該薄
膜トランジスターは画素電極に接続されてなり、該デー
タ線及びタイミング線の端部には該データ線または該タ
イミング線を駆動してなる駆動回路が形成されてなるド
ライバー内蔵アクティブマトリックス基板において、 該駆動回路周辺部には、該駆動回路を取り囲みかつ該駆
動回路とは電気的に絶縁されたシールド配線が形成さ
れ、該基板の周辺部には導電膜が形成され、該シールド
配線と該導電膜とは電気的に接続されてなることを特徴
とするドライバー内蔵アクティブマトリックス基板。 - 【請求項２】該シールド配線は、該駆動回路内の薄膜ト
ランジスターのゲート配線層と同一層であることを特徴
とする特許請求の範囲第１項記載のドライバー内蔵アク
ティブマトリックス基板。 - 【請求項３】該シールド配線は、該薄膜トランジスター
のゲート配線層と同一層であることを特徴とする特許請
求の範囲第１項記載のドライバー内蔵アクティブマトリ
ックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096301A JPH07114281B2 (ja) | 1986-04-25 | 1986-04-25 | ドライバ−内蔵アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096301A JPH07114281B2 (ja) | 1986-04-25 | 1986-04-25 | ドライバ−内蔵アクティブマトリックス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252964A JPS62252964A (ja) | 1987-11-04 |
| JPH07114281B2 true JPH07114281B2 (ja) | 1995-12-06 |
Family
ID=14161207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096301A Expired - Lifetime JPH07114281B2 (ja) | 1986-04-25 | 1986-04-25 | ドライバ−内蔵アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114281B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2816982B2 (ja) * | 1989-03-16 | 1998-10-27 | 松下電子工業株式会社 | 液晶表示装置 |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| JP2677167B2 (ja) * | 1993-07-08 | 1997-11-17 | 日本電気株式会社 | 駆動回路内蔵型液晶表示装置の製造方法 |
| JP4057127B2 (ja) | 1998-02-19 | 2008-03-05 | セイコーエプソン株式会社 | アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置 |
| JP2004163493A (ja) * | 2002-11-11 | 2004-06-10 | Sanyo Electric Co Ltd | 表示装置 |
| KR100600865B1 (ko) | 2003-11-19 | 2006-07-14 | 삼성에스디아이 주식회사 | 전자파차폐수단을 포함하는 능동소자표시장치 |
| US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
| KR100726090B1 (ko) | 2004-12-30 | 2007-06-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| JP5130916B2 (ja) | 2008-01-08 | 2013-01-30 | 三菱電機株式会社 | アクティブマトリクス用走査線駆動回路 |
| JP5256938B2 (ja) * | 2008-08-27 | 2013-08-07 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| CN103033728B (zh) * | 2011-10-08 | 2015-07-29 | 中芯国际集成电路制造(上海)有限公司 | 经时击穿矩阵测试电路及测试方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814667B2 (ja) * | 1984-05-28 | 1996-02-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1986
- 1986-04-25 JP JP61096301A patent/JPH07114281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252964A (ja) | 1987-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5982460A (en) | Electro-optical display | |
| US5828433A (en) | Liquid crystal display device and a method of manufacturing the same | |
| EP0544229B1 (en) | Thin film transistor device for driving circuit and matrix circuit | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| US7817216B2 (en) | Flat panel display and method for fabricating the same | |
| US5017984A (en) | Amorphous silicon thin film transistor array | |
| KR100588438B1 (ko) | 박막반도체장치및표시장치 | |
| KR100380141B1 (ko) | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 | |
| JP2010153912A (ja) | アレイ及び製品 | |
| JPH07114281B2 (ja) | ドライバ−内蔵アクティブマトリックス基板 | |
| JPH11282012A (ja) | アクティブマトリクス基板および液晶表示装置 | |
| JP2000147556A (ja) | 液晶表示装置及び液晶表示装置の基板製造方法 | |
| JP3820743B2 (ja) | アクティブマトリクス基板およびアクティブマトリクス基板の製造方法および表示装置 | |
| JP3702696B2 (ja) | アクティブマトリクス基板、電気光学装置、およびアクティブマトリクス基板の製造方法 | |
| KR101246790B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| JPH10142636A (ja) | アクティブマトリクス型表示回路 | |
| JPH11111993A (ja) | 半導体装置の製造方法 | |
| JPH07254711A (ja) | 液晶表示基板の製造方法 | |
| JPS60251665A (ja) | 半導体装置の製造方法 | |
| JP2003223119A (ja) | 表示装置およびその製造方法 | |
| KR100569736B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| JP3297956B2 (ja) | 半導体装置の製造方法 | |
| JPH09191114A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100580391B1 (ko) | 다결정 규소 박막 트랜지스터 및 이를 포함하는 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPH10253984A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |