JPH04162640A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、樹脂封止型半導体装置に関し、特に、半導体
チップ(以下、ペレットという)の電極パッドをペレッ
トの回路形成面の短辺の両端部から中心部又は中央部に
向けて配列し、該電極パッドとインナーリードとを結線
する技術に関するものである。
チップ(以下、ペレットという)の電極パッドをペレッ
トの回路形成面の短辺の両端部から中心部又は中央部に
向けて配列し、該電極パッドとインナーリードとを結線
する技術に関するものである。
現在ではペレットが大型化され、それを搭載するパッケ
ージが非常に小さくなっており、パッケージ内にタブを
用い、周りにインナーリードを引き回せない高密度実装
パッケージとなっている。
ージが非常に小さくなっており、パッケージ内にタブを
用い、周りにインナーリードを引き回せない高密度実装
パッケージとなっている。
ペレット/パッケージ面積比で、70%くらいを超す場
合におけるパッケージ構造として、cOL (Chip
On Lead)やLOC(Lead On Chi
P)が製品化されてきている。また、パッケージの薄小
型化として、パッケージの短辺より外部リード(アウタ
ーリード)が突出しているTSOP(Thin Smo
ll 0utline Package) (I )及
びパッケージの長辺よりアウターリードが突出している
TSOP (II)が製品化されている(日経マイクロ
デバイス、1990年6月号、p35,37.43)。
合におけるパッケージ構造として、cOL (Chip
On Lead)やLOC(Lead On Chi
P)が製品化されてきている。また、パッケージの薄小
型化として、パッケージの短辺より外部リード(アウタ
ーリード)が突出しているTSOP(Thin Smo
ll 0utline Package) (I )及
びパッケージの長辺よりアウターリードが突出している
TSOP (II)が製品化されている(日経マイクロ
デバイス、1990年6月号、p35,37.43)。
このTSOP (1)については、パッケージの短辺よ
りアウターリードが突出しているので、ペレットの電極
パッドレイアウトは、短辺側に配列された方がインナー
リードとの結線引き回しが容易である。
りアウターリードが突出しているので、ペレットの電極
パッドレイアウトは、短辺側に配列された方がインナー
リードとの結線引き回しが容易である。
反対にTSOP (II)については、パッケージの長
辺よりアウターリードの突出があるため、電極パッドと
インナーリードとの結線を小型にするには、ペレットの
長辺側に電極パッドレイアウトにした方が設計、製造し
やすい。
辺よりアウターリードの突出があるため、電極パッドと
インナーリードとの結線を小型にするには、ペレットの
長辺側に電極パッドレイアウトにした方が設計、製造し
やすい。
小型化としてはTSOP (I)の方が面積上水さいが
リードピッチが0 、5 mmとせまく、逆にTsop
(n)はピッチ1.27mmと実装しやすいものとな
っている。精密な実装ができぬ場合、TSOP (II
)指向となるが、より小型実装を指向する場合はTSO
P (1)でなければならない。
リードピッチが0 、5 mmとせまく、逆にTsop
(n)はピッチ1.27mmと実装しやすいものとな
っている。精密な実装ができぬ場合、TSOP (II
)指向となるが、より小型実装を指向する場合はTSO
P (1)でなければならない。
しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。
果、以下のような問題点を見出した。
(1)ペレットの電極パッドレイアウトにより、リード
引き回しを容易にするためには、同方向からのアウター
リード結線となるが、異方向に対するアウターリード結
線においては、インナーリード引き回しが困難となる。
引き回しを容易にするためには、同方向からのアウター
リード結線となるが、異方向に対するアウターリード結
線においては、インナーリード引き回しが困難となる。
(2)ペレットの電極パッドレイアウトの決定により、
TSOP (1)にするかTSOP (II)にするか
が決定されるので、ユーザの要望通りの小型薄形パッケ
ージが作成できなくなる場合がある。
TSOP (1)にするかTSOP (II)にするか
が決定されるので、ユーザの要望通りの小型薄形パッケ
ージが作成できなくなる場合がある。
本発明の目的は、ペレットの電極パッドとアウターリー
ドとの結線における同方向、異方向のいずれの方向の結
線においても、インナーリードの引き回しを容易にする
ことができる技術を提供することにある。
ドとの結線における同方向、異方向のいずれの方向の結
線においても、インナーリードの引き回しを容易にする
ことができる技術を提供することにある。
本発明の他の目的は、一つのペレットを、小型薄形パッ
ケージであるTSOP (I)あるいはTsop (n
)に搭載しても、ワイヤボンディング結線を容易にでき
る技術を提供することにある。
ケージであるTSOP (I)あるいはTsop (n
)に搭載しても、ワイヤボンディング結線を容易にでき
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
ペレットの回路形成面に絶縁膜を介して配線膜を形成し
、その配線膜の一部である電極パッド部を残して他部を
パッシベーション膜又はペレットコーテイング膜で被い
、その電極パッド部とリードとを電気的に接続し、樹脂
で封止する半導体装置において、前記電極パッドをペレ
ットの回路形成面の短辺の両端部から中心部又は中央部
に向けて配列した樹脂封止型半導体装置である。
、その配線膜の一部である電極パッド部を残して他部を
パッシベーション膜又はペレットコーテイング膜で被い
、その電極パッド部とリードとを電気的に接続し、樹脂
で封止する半導体装置において、前記電極パッドをペレ
ットの回路形成面の短辺の両端部から中心部又は中央部
に向けて配列した樹脂封止型半導体装置である。
前述した手段によれば、電極パッドをペレットの回路形
成面の短辺の両端部から中心部又は中央部に向けて配列
したので、ペレットの電極パッドとアウターリードとの
結線における同方向、異方向のいずれの方向の結線にお
いても、インナーリードの引き回しを容易にすることが
できる。
成面の短辺の両端部から中心部又は中央部に向けて配列
したので、ペレットの電極パッドとアウターリードとの
結線における同方向、異方向のいずれの方向の結線にお
いても、インナーリードの引き回しを容易にすることが
できる。
また、一つのペレットを、小型薄形パッケージであるT
SOP (I)あるいはTSOP (II) ニ搭載し
ても、ワイヤボンディング結線を容易にできる。これに
より、ユーザの要望通りの小型薄形パッケージを作成す
ることができる6 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明す
る。
SOP (I)あるいはTSOP (II) ニ搭載し
ても、ワイヤボンディング結線を容易にできる。これに
より、ユーザの要望通りの小型薄形パッケージを作成す
ることができる6 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明す
る。
なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
〔実施例1〕
第1図は、本発明をLSIメモリに適用した実施例1の
TSOP (1)の概略構成を示す上半分の封止樹脂を
除去した平面図、 第2図は、第1図に示すA−A線で切ったLSIメモリ
の断面図、 第3図は、第1図に示すLSIメモリのペレット上の電
極パッド配置を示す平面図、 第4図は、本発明をLSIメモリに適用した実施例1の
TSOP (n)の概略構成を示す上半分の封止樹脂を
除去した平面図である。
TSOP (1)の概略構成を示す上半分の封止樹脂を
除去した平面図、 第2図は、第1図に示すA−A線で切ったLSIメモリ
の断面図、 第3図は、第1図に示すLSIメモリのペレット上の電
極パッド配置を示す平面図、 第4図は、本発明をLSIメモリに適用した実施例1の
TSOP (n)の概略構成を示す上半分の封止樹脂を
除去した平面図である。
本実施例1のTSOP (1)のLSIメモリは、第1
図及び第2図に示すように、ペレット1の回路形成面上
に絶縁膜を介してアルミニウム配線膜を形成し、そのア
ルミニウム配線膜の一部である電極パッド部2を残して
他部をパッシベーション膜又はペレットコーテイング膜
で被う。このパッシベーション膜又はペレットコーテイ
ング膜の上に絶縁フィルム5を介してリード3の内部リ
ード(インナーリード)3Bがペレット1の短辺側に配
置されている。前記電極パッド部2とリード3のインナ
ーリード3Bの先端とをAu線(ワイヤ)4で電気的に
接続し、樹脂6で封止したものである。
図及び第2図に示すように、ペレット1の回路形成面上
に絶縁膜を介してアルミニウム配線膜を形成し、そのア
ルミニウム配線膜の一部である電極パッド部2を残して
他部をパッシベーション膜又はペレットコーテイング膜
で被う。このパッシベーション膜又はペレットコーテイ
ング膜の上に絶縁フィルム5を介してリード3の内部リ
ード(インナーリード)3Bがペレット1の短辺側に配
置されている。前記電極パッド部2とリード3のインナ
ーリード3Bの先端とをAu線(ワイヤ)4で電気的に
接続し、樹脂6で封止したものである。
前記電極パッド2は、第3図に示すように、ペレット1
の回路形成面の短辺の両端部から中心部に向けて配列さ
れている。第3図において、11はメモリマット、12
は周辺回路を構成する論理回路である。なお、ウェハー
の取りしるにウェハー表裏がわかるマーキング(エツチ
ング加工で作成する)を入れておく。また、前記ウェハ
ーの取りしるにペレット特性チエツクを可能とするTE
Gを設けておき、ペレット特性チエツクやエツチング加
工チエツクを可能にしておく。
の回路形成面の短辺の両端部から中心部に向けて配列さ
れている。第3図において、11はメモリマット、12
は周辺回路を構成する論理回路である。なお、ウェハー
の取りしるにウェハー表裏がわかるマーキング(エツチ
ング加工で作成する)を入れておく。また、前記ウェハ
ーの取りしるにペレット特性チエツクを可能とするTE
Gを設けておき、ペレット特性チエツクやエツチング加
工チエツクを可能にしておく。
本実施例1のTSOP (II)のLSIメモリは、第
4図に示すように、前記実施例1と同じである電極パッ
ド2がペレット1の回路形成面の短辺の両端部から中心
部に向けて配列されているペレット1(第3図)を用い
て、前記パッシベーション膜又はペレットコーテイング
膜の上に絶縁フィルム5(図示していない)を介してリ
ード3の内部リード(インナーリード)3Bがペレット
1の長辺側に配置されている。前記電極パッド2のペレ
ット1の回路形成面の短辺の両端部から中心部に向けて
配列される角度は、例えば、短辺に対して30″〜60
”が好ましい。 前記リード3はFe系あるいはCu系
のものを用いる。
4図に示すように、前記実施例1と同じである電極パッ
ド2がペレット1の回路形成面の短辺の両端部から中心
部に向けて配列されているペレット1(第3図)を用い
て、前記パッシベーション膜又はペレットコーテイング
膜の上に絶縁フィルム5(図示していない)を介してリ
ード3の内部リード(インナーリード)3Bがペレット
1の長辺側に配置されている。前記電極パッド2のペレ
ット1の回路形成面の短辺の両端部から中心部に向けて
配列される角度は、例えば、短辺に対して30″〜60
”が好ましい。 前記リード3はFe系あるいはCu系
のものを用いる。
絶縁フィルム5の両面には、堅硬化性の接着剤があらか
じめ塗布されている。
じめ塗布されている。
また、リード3のインナーリード3Bの先端(Agメツ
キが施こされている)は、ペレット1の電極パッド部2
の近くまで伸ばし、該電極パッド部とインナーリード3
Bの先端とをAu線4によりワイヤボンディング結線し
て電気的に接続する。
キが施こされている)は、ペレット1の電極パッド部2
の近くまで伸ばし、該電極パッド部とインナーリード3
Bの先端とをAu線4によりワイヤボンディング結線し
て電気的に接続する。
前記樹脂6による封止(モールド封止)は、従来の如く
トランスファモールドで行う。
トランスファモールドで行う。
アウタリード3Aのみをガルウィング形状に成形切断を
行う。
行う。
以上の説明かられかるように、本実施例1によれば、電
極パッド部2をペレット1の回路形成面の短辺の両端部
から中心部に向けて配列したので、ペレット1の電極パ
ッド部2とアウターリード3Aとの結線における同方向
、異方向のいずれの方向の結線においても、インナーリ
ード3Bの引き回しを容易にすることができる。
極パッド部2をペレット1の回路形成面の短辺の両端部
から中心部に向けて配列したので、ペレット1の電極パ
ッド部2とアウターリード3Aとの結線における同方向
、異方向のいずれの方向の結線においても、インナーリ
ード3Bの引き回しを容易にすることができる。
また、一つのペレット1を、小型薄形パッケージである
TSOP (I)あるいはTSOP (II)に搭載し
ても、Au線4によりワイヤボンディング結線を容易に
できる。これにより、ユーザの要望通りの小型薄形パッ
ケージを作成することができる。
TSOP (I)あるいはTSOP (II)に搭載し
ても、Au線4によりワイヤボンディング結線を容易に
できる。これにより、ユーザの要望通りの小型薄形パッ
ケージを作成することができる。
〔実施例2〕
第5図は、本発明をLSIマイクロコンピュータに適用
した実施例1のTSOP (1)の概略構成を示す上半
分の封止樹脂を除去した平面図、第6図は、第5図に示
すB−B線で切ったLSIマイクロコンピュータの断面
図、 第7図は、第5図に示すLSIマイクロコンピュータの
ペレット上の電極パッド配置を示す平面図、 第8図は、本発明をLSIマイクロコンピュータに適用
した実施例2の’rsop (n)の概略構成を示す上
半分の封止樹脂を除去した平面図である。
した実施例1のTSOP (1)の概略構成を示す上半
分の封止樹脂を除去した平面図、第6図は、第5図に示
すB−B線で切ったLSIマイクロコンピュータの断面
図、 第7図は、第5図に示すLSIマイクロコンピュータの
ペレット上の電極パッド配置を示す平面図、 第8図は、本発明をLSIマイクロコンピュータに適用
した実施例2の’rsop (n)の概略構成を示す上
半分の封止樹脂を除去した平面図である。
本実施例1のTSOP (I)のLSIマイクロコンピ
ュータは、第5図及び第6図に示すように、ペレット1
の回路形成面上に絶縁膜を介してアルミニウム配線膜を
形成し、そのアルミ配線膜の一部である電極パッド部2
を残して他部をパッシベーション膜又はペレットコーテ
イング膜で被う。
ュータは、第5図及び第6図に示すように、ペレット1
の回路形成面上に絶縁膜を介してアルミニウム配線膜を
形成し、そのアルミ配線膜の一部である電極パッド部2
を残して他部をパッシベーション膜又はペレットコーテ
イング膜で被う。
このパッシベーション膜又はペレットコーテイング膜の
上に絶縁フィルム5を介してリード3の内部リード(イ
ンナーリード)3Bがペレット1の短辺側に配置されて
いる。前記電極パッド部2とリード3のインナーリード
3Bの先端とをAu線(ワイヤ)4でワイヤボンディン
グに電気的に接続し、樹脂6で封止したものである。
上に絶縁フィルム5を介してリード3の内部リード(イ
ンナーリード)3Bがペレット1の短辺側に配置されて
いる。前記電極パッド部2とリード3のインナーリード
3Bの先端とをAu線(ワイヤ)4でワイヤボンディン
グに電気的に接続し、樹脂6で封止したものである。
前記電極パッド2は、第7図に示すように、ペレット1
の回路形成面の短辺の両端部から中央部に向けてL状、
」状、]状、F状に配列されている。第7図において、
21は8ビツトの中央演算処理部(CPU)、22は制
御プログラム、専用プログラム等が格納されているRO
M、23はユーザロジック、24.25は処理情報を格
納するRAM、26は8ビツトのAD/DA変換器、2
7はユーザロジックと工/○バス、28はAD変換器、
29はIloである。
の回路形成面の短辺の両端部から中央部に向けてL状、
」状、]状、F状に配列されている。第7図において、
21は8ビツトの中央演算処理部(CPU)、22は制
御プログラム、専用プログラム等が格納されているRO
M、23はユーザロジック、24.25は処理情報を格
納するRAM、26は8ビツトのAD/DA変換器、2
7はユーザロジックと工/○バス、28はAD変換器、
29はIloである。
本実施例2(7)TSOP (If)(7)LSI?イ
クロコンピュータは、第8図に示すように、前記第6図
に示す電極パッド2がペレット1の回路形成面の短辺の
両端部から中央部に向けてL状、」状。
クロコンピュータは、第8図に示すように、前記第6図
に示す電極パッド2がペレット1の回路形成面の短辺の
両端部から中央部に向けてL状、」状。
]状、「状に配列されているペレット1を用いて、前記
パッシベーション膜又はペレットコーテイング膜の上に
絶縁フィルム5を介してリード3の内部リード(インナ
ーリード)3Bがペレット1の長辺側に配置されている
。
パッシベーション膜又はペレットコーテイング膜の上に
絶縁フィルム5を介してリード3の内部リード(インナ
ーリード)3Bがペレット1の長辺側に配置されている
。
このように電極パッド2を設けることにより、前記実施
例1と同様の効果を得ることができる。
例1と同様の効果を得ることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る ペレットの電極パッド部と外部リード(アウターリード
)との結線における同方向、異方向のいずれの方向の結
線においても、インナーリードの引き回しを容易にする
ことができる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る ペレットの電極パッド部と外部リード(アウターリード
)との結線における同方向、異方向のいずれの方向の結
線においても、インナーリードの引き回しを容易にする
ことができる。
薄形小型パッケージで、外部リードの突出タイプが2種
ある、TSOP (I)やTSOP (If)に、LO
G構造を用い、搭載することができる。
ある、TSOP (I)やTSOP (If)に、LO
G構造を用い、搭載することができる。
これにより、ユーザの要望通りの小型薄形パッケージを
作成することができる。
作成することができる。
第1図は、本発明をLSIメモリに適用した実施例1の
TSOP (1)の概略構成を示す上半分の封止樹脂を
除去した平面図、 第2図は、第1図に示すA−A線で切ったLSIメモリ
の断面図、 第3図は、第1図に示すLSIメモリのペレット上の電
極パッド配置を示す平面図。 第4図は、本発明をLSIメモリに適用した実施例1の
TSOP (n)の概略構成を示す上半分の封止樹脂を
除去した平面図、 第5図は、本発明をLSIマイクロコンピュータに適用
した実施例1のTSOP (1)の概略構成を示す上半
分の封止樹脂を除去した平面図。 第6図は、第5図に示すE−B線で切ったLSIメモリ
の断面図、 第7図は、第5図に示すLSIマイクロコンビ二一タの
ベレット上の電極パッド配置を示す平面図、 第8図は、本発明をLSIマイクロコンピュータに適用
した実施例2のTSOP (If)の概略構成を示す上
半分の封止樹脂を除去した平面図である。
TSOP (1)の概略構成を示す上半分の封止樹脂を
除去した平面図、 第2図は、第1図に示すA−A線で切ったLSIメモリ
の断面図、 第3図は、第1図に示すLSIメモリのペレット上の電
極パッド配置を示す平面図。 第4図は、本発明をLSIメモリに適用した実施例1の
TSOP (n)の概略構成を示す上半分の封止樹脂を
除去した平面図、 第5図は、本発明をLSIマイクロコンピュータに適用
した実施例1のTSOP (1)の概略構成を示す上半
分の封止樹脂を除去した平面図。 第6図は、第5図に示すE−B線で切ったLSIメモリ
の断面図、 第7図は、第5図に示すLSIマイクロコンビ二一タの
ベレット上の電極パッド配置を示す平面図、 第8図は、本発明をLSIマイクロコンピュータに適用
した実施例2のTSOP (If)の概略構成を示す上
半分の封止樹脂を除去した平面図である。
Claims (1)
- 1、半導体チップの回路形成面に絶縁膜を介して配線膜
を形成し、その配線膜の一部である電極パッド部を残し
て他部をパッシベーション膜又は半導体チップコーティ
ング膜で被い、その電極パッド部とリードとを電気的に
接続し、樹脂で封止する半導体装置において、前記電極
パッドを半導体チップの回路形成面の短辺の両端部から
中心部又は中央部に向けて配列したことを特徴とする樹
脂封止型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290289A JPH04162640A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290289A JPH04162640A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04162640A true JPH04162640A (ja) | 1992-06-08 |
Family
ID=17754216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2290289A Pending JPH04162640A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04162640A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5329157A (en) * | 1992-07-17 | 1994-07-12 | Lsi Logic Corporation | Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area |
US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
US5561086A (en) * | 1993-06-18 | 1996-10-01 | Lsi Logic Corporation | Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches |
WO1998000867A1 (de) * | 1996-06-28 | 1998-01-08 | Siemens Aktiengesellschaft | Integrierte halbleiterschaltung |
-
1990
- 1990-10-25 JP JP2290289A patent/JPH04162640A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5329157A (en) * | 1992-07-17 | 1994-07-12 | Lsi Logic Corporation | Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area |
US5340772A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die |
US5341024A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer, and increasing the ratio of I/O area to active area per die |
US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
US5561086A (en) * | 1993-06-18 | 1996-10-01 | Lsi Logic Corporation | Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches |
WO1998000867A1 (de) * | 1996-06-28 | 1998-01-08 | Siemens Aktiengesellschaft | Integrierte halbleiterschaltung |
KR100381934B1 (ko) * | 1996-06-28 | 2003-07-16 | 지멘스 악티엔게젤샤프트 | 집적반도체회로 |
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