JP3082507U - ダブルサイドチップパッケージ - Google Patents

ダブルサイドチップパッケージ

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Abstract

(57)【要約】 【課題】 実装コストを押さえ折曲ダウンセットの不要
なダブルサイドチップパッケージを提供する。 【解決手段】 ＬＯＣ形のリードフレームは所定数のリ
ード２３を有し、各リードは内より外へ搭載部２３１、
インナーリード部２３２とアウトリード部２３３に分け
られる。上チップ２１の上表面にははんだパッドを有
し、上チップ２１の下表面はリード搭載部２３１の上方
に固定され、下チップ２２の下表面には所定数のはんだ
パッドを有し、下チップ２２の上表面はリード搭載部２
３１の下方に固定される。導電ワイヤ２６で上チップ２
１のはんだパッドおよび対応するリードのインナーリー
ド部２３２と、下チップ２２のはんだパッドおよび対応
するリードのインナーリード部２３２とを電気的に連結
し、上チップ２１、下チップ２２、導電ワイヤ２６とリ
ードフレームのリードの搭載部２３１およびインナーリ
ード部２３２はパッケージ胴体２７により封止される。

Description

【考案の詳細な説明】
【０００１】
【考案の属する技術分野】
本考案はダブルサイドチップパッケージに関する。
【０００２】
【従来の技術】
従来の半導体装置は１つの熱硬化性合成物（ｔｈｅｒｍｏｓｅｔｔｉｎｇ ｌ ｉｑｕｉｄ ｃｏｍｐｏｕｎｄ）で半導体チップを覆うのでチップの防塵性と防 湿性を高める。チップのＩ／Ｏ端子はリードフレームに対応するリードより引出 されて回路基板に表面結合（ｓｕｒｆａｃｅ ｍｏｕｎｔｉｎｇ）することに使 われている。
【０００３】 ＬＯＣ形リードフレームと言うのはリードーオンーチップ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形リードフレームの略語である。即ち、このリードフレームのリード をチップ上に延ばせることよりチップを固着と電気的に連結し、リードフレーム のダイパッド（ｄｉｅ ｐａｄ）を使用せずにチップをも粘着することができる 。
【０００４】 米国特許Ｎｏ６，１１８，１７６に一種のダブルチップパッケージ構造１０が 提出されている。図１に示すように、このダブルチップパッケージ１０は１つの ＬＯＣ形リードフレームを有し、接着剤１４（ａｄｈｅｓｉｖｅ ｆｉｌｍ）で 上チップ１１と下チップ１２を背向きして粘着する。このＬＯＣ形リードフレー ムのリード１３は下チップ１２の下表面に延びて他の種の接着剤１５で固定され ることよって、導電ワイヤ１６で下チップ１２のはんだパッドとリード１３は連 結する用になり、そして，上チップ１１の上表面に１つのホールがある回路基板 １８を粘着することによって、導電ワイヤ１６で上チップ１１のはんだパッドと 回路基板１８を、および回路基板１８とリード１３を夫々連結して、再び１つの パッケージ胴体１７を用いて上記のダブルチップ結合構造を封止する。
【０００５】
【考案が解決しようとする課題】
従来の構造では、上チップ１１の上表面に回路基板１８を置き、且つ間接的に 多数の点をワイヤーボンディングする必要があるので、（上チップ１１より回路 基板１８に、又は回路基板１８よりリードフレームのリード１３に）実装するコ ストが増える。尚、樹脂を入れる時に均衡な上下モールディングフロウ（ｍｏｌ ｄｉｎｇ ｆｌｏｗ）を得るため、このＬＯＣ形リードフレームのリード１３を 適当な折曲ダウンセット（ｄｏｗｎｓｅｔ）にしなければならないので、このダ ブルチップパッケージ１０は特殊形のＬＯＣリードフレームを必要とする。 したがって本考案の目的は、実装コストを押さえ折曲ダウンセットの不要なダ ブルサイドチップパッケージ（ｄｏｕｂｌｅ ｓｉｄｅ ｃｈｉｐ ｐａｃｋａ ｇｅ）を提供することにある。
【０００６】
【課題を解決するための手段】
上述の目的を達成するために、本考案の請求項に記載のダブルサイドチップパ ッケージは、ＬＯＣ形リードフレーム、上チップ、下チップ、所定数の導電ワイ ヤとパッケージ胴体を含む。ＬＯＣ形リードフレームは所定数のリードを有し、 各リードは内より外へ搭載部、インナーリード部とアウトリード部に分けられる 。上チップの上表面には複数のはんだパッド（ｂｏｎｄｉｎｇ ｐａｄ）を有し 、上チップの下表面はリードフレームのリード搭載部の上方に固定されている。 下チップの下表面には所定数のはんだパッドを有し、下チップの上表面はリード フレームのリード搭載部の下方に固定されている。次に、複数の導電ワイヤで上 チップのはんだパッドおよびこのはんだパッドに対応するリードのインナーリー ド部と、下チップのはんだパッドおよびこのはんだパッドに対応するリードのイ ンナーリード部とをそれぞれ電気的に連結した後、上チップ、下チップ、導電ワ イヤとリードフレームのリードの搭載部およびインナーリード部はパッケージ胴 体により封止される。
【０００７】
【考案の実施の形態】
以下、本考案の実施例を図面に基づいて説明する。 図２、図３に示すように本考案の第一実施例によるダブルサイドチップパッケ ージ２０は主にＬＯＣ形リードフレーム、上チップ２１、下チップ２２とパッケ ージ胴体２７を含む。
【０００８】 ＬＯＣ形リードフレームは、リードオンチップ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ） 形のリードフレームであり、現在よく利用されているスタムピング(ｓｔａｍｐ ｉｎｇ)或いはエッチング（ｅｔｃｈｉｎｇ）の方法で１つの薄鋼板や薄銅版よ り作出され、複数のリード２３を有する。各リード２３は内より外へ搭載部２３ １、インナーリード部２３２とアウトリード部２３３に分けられる。搭載部２３ １は上チップ２１と下チップ２２の間に位置して上チップ２１と下チップ２２を 搭載する用になり、インナーリード部２３２はワイヤボンディング区２８の内に 位置し、導電ワイヤ２６と連結するリード２３の接続所である。アウトリード部 ２３３は樹脂封止区２９の外に位置してこのダブルサイドチップパッケージ２０ の電気的な外接端子として使われている。リード２３の搭載部２３１は内へ上チ ップ２１と下チップ２２との間まで延びるので、このＬＯＣ形リードフレームは リードが両チップの間におる（ｌｅａｄ ｂｅｔｗｅｅｎ ｄｏｕｂｌｅ ｃｈ ｉｐｓ）と見られる一種のリードフレームである。リード２３は同時に上チツプ ２１と下チップ２２とを搭載し、上チップ２１と下チップ２２に挟められること より、良好な固着性を持つ。従って図２に示すように、各リード２３の搭載部２ ３１とインナーリード部２３２は同一平面に形成され、リード２３を折曲げなく ても良い固着性を持つことが可能となる。搭載部２３１とインナーリード部２３ ２は上チップ２１と下チップ２２との間の所定幅平面Ｐ１に形成され、１対１の 比率で上下鋳型の内に封止合成物（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）を注入 し、これは焼く前のパッケージ胴体２７であり、リード２３を折曲げなくもモー ルディングフロウバランス（ｍｏｌｄｉｎｇ ｆｌｏｗ ｂａｌａｎｃｅ）の効 果を持つ。封止した後、リード２３のアウトリード部２３３は鴎翼形或いは他の 形（ＩかＪの形）になる。
【０００９】 上チップ２１は上記リード２３の搭載部２３１の上に固着されて、１つの絶縁 性第一テープ２４（ポリイミド材質，ｐｏｌｙｉｍｉｄｅ）を用いて上チップ２ １の下表面をリード２３の搭載部２３１に粘着させる。上チップ２１の上表面に は複数のはんだパッド（ｂｏｎｄｉｎｇ ｐａｄ）と集積回路素子（ｉｎｔｅｇ ｒａｔｅｄ ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔ）を持つ。上チップ１１０はDRAM 、SRAMとフラッシュ（ｆｌａｓｈ）などのメモリチップ、マイクロプロセサ或い はロジック性（ｌｏｇｉｃ）機能のチップとして使用されている。他に、上チッ プ２１とリードフレームとを電気的に連結することに関しては、複数の金材や銅 材の導電ワイヤ２６（ｂｏｎｄｉｎｇ ｗｉｒｅ）を用いてワイヤーボンディン グ方法で上チップ２１のはんだパッドとリードフレームに対応するリード２３の インナーリード部２３２とを連結する。
【００１０】 下チップ２２は上チップ２１と同じ或いは別な機能を持つチップであり、上記 リード２３の搭載部２３１下方に固着されて、絶縁性第二テープ２５（ポリイミ ド材質）を用いて下チップ２２の上表面をリード２３の搭載部２３１に粘着され ている。下チップ２２の下表面には所定数のはんだパッドと集積回路素子を有し 、複数の導電ワイヤ２６を用いてワイヤーボンディング方法で下チップ２２のは んだパッドとリードフレームに対応するリード２３のインナーリード部２３２と を連結する。そしてダブルサイドチップパッケージ２０に含まれているパッケー ジ胴体２７（ｐａｃｋａｇｅ ｂｏｄｙ）によりこれらの上チップ２１、下チッ プ２２、第一テープ２４、第二テープ２５、導電ワイヤ２６とリードフレームの リード２３の搭載部２３１およびインナーリード部２３２を封止されている。但 しリード２３のアウトリード部２３３はパッケージ胴体２７より露出され、従っ て上記の２つのチップ組立構造は保護することが可能である。
【００１１】 本考案の実施例によるダブルサイドチップパッケージ２０は、２つのチップを 封止可能で、且つ小さい折曲変形（熱膨張による上下位置が変わらないこと）と 応力（リードの搭載部は細長く応力を吸収できること）、良い保護性(上下両チ ップはパッケージ胴体中に封止されること)とリード固着性(上下両チップはリー ドを挟めること)およびモールディングフロウバランス（ｍｏｌｄｉｎｇ ｆｌ ｏｗ ｂａｌａｎｃｅ）等の機能を備える。
【００１２】 図４、図５に示すように本考案の第二実施例によるダブルサイドチップパッケ ージ３０は主にＬＯＣ形リードフレーム、上チップ３１、下チップ３２とパッケ ージ胴体３７を含む。上チップ３１、下チップ３２、およびパッケージ胴体３７ は第一具体例の上チップ２１、下チップ２２およびパッケージ胴体２７とそれぞ れ同様である。
【００１３】 図５に示すように、ＬＯＣ形リードフレームは、別のリードオンチップ（Ｌｅ ａｄ Ｏｎ Ｃｈｉｐ）形リードフレームであり、複数のリード３３と２つの電 源リード３５を有する。リード３３は上チップ３１と下チップ３２の信号を伝達 するために使用され、内より外へ搭載部３３１、インナーリード部３３２とアウ トリード部３３３に分けられる。中に搭載部３３１は上チップ３１と下チップ３ ２との間に位置し、チップ３１、チップ３２を搭載する役目になる。インナーリ ード部３３２は枠形のワイヤーボンディング区３８内に配置され、導電ワイヤ３ ６と連結するリード３３の接続所である。アウトリード部３３３は樹脂封止区３ ９の外に配置され、ダブルサイドチップパッケージ３０の電気的な外接端子とし て使用される。電源リード３５はバスバーと言われ、ハンドル状の形で、樹脂封 止区３９の内の搭載部３５１と両外側へ延びるインナーリード部３５２とに分け られる。電源リード３５の搭載部３５１はリード３３の搭載部３３１の間に、搭 載部331と垂直に配置され、上チップ３１および下チップ３２を搭載することに 使用される。インナーリード部３５２は枠形のワイヤーボンディング区３８内に 配置され、導電ワイヤ３６と連結する電源リード３５の接続所であり、上チップ ２１および下チップ２２の電源を輸送する。上記のＬＯＣ形リードフレームのリ ード３３、リード３５は両チップの間に配置されているので、リード３３が同時 に上チップ３１および下チップ３２を搭載し、且つチツプ３１、チップ３２に挟 まれるのて゛良好な固着性を得ることが可能である。従って図４のように、各リ ード３３の搭載部３３１とインナーリード部３３２は同一平面に形成され、折曲 げなくても良い固着性を得ることが可能となる。搭載部３３１とインナーリード 部３３２は上チップ３１と下チップ３２との間の所定幅平面Ｐ１に形成されてリ ード３３を折曲げなくてもモールディングフロウバランスの機能を持つことが可 能である。
【００１４】 本実施例において、ダブルサイドチップパッケージ３０は他に熱硬化性（ｔｈ ｅｒｍｏｓｅｔｔｉｎｇ）および絶縁性を持つエポキシ合成物３４（ｅｐｏｘｙ ｃｏｍｐｏｕｎｄ）を含む。このエポキシ合成物３４は液体の時に上チップ３ １と下チップ３２間に塗布され、焼いた後、同時に上チップ３１、下チップ３２ とリードフレームのリード３３、リード３５が固定され、導電ワイヤ３６により ワイヤーボンディングされ、パッケージ胴体３７をモールドして硬化した後、小 さい折曲変形と応力、良好な保護性と固着性およびモールディングフロウバラン ス等の多重機能を持つダブルサイドチップパッケージ３０を得ることができる。 本考案の保護範囲は後付の実用新案登録請求の範囲で限定されて、この保護範 囲に基準して、この技術をよく知っている誰でも、本創作の精神と範囲内に触れ るどんな変更や修正は本創作の保護範囲に属する。
【００１５】
【発明の効果】
ＬＯＣ形リードフレームを基準平面として利用してリードフレームのリード内 面の上下にそれぞれチップを固定することより、リードを折れ曲げなくてもモー ルディングフロウバランス（ｍｏｌｄｉｎｇ ｆｌｏｗ ｂａｌａｎｃｅ）の効 果を得ることが可能となり、且つリードフレームのリードは上下チップに挟めら れるので良好な固着性を持つ。他には、上下両チツプを使うのでこのダブルサイ ドチップパッケージは記憶容量を倍にすること、最小の変形、小さい応力、と良 い保護性などのメリットかある。
【図面の簡単な説明】
【図１】米国特許NO．６，１１８，１７６のダブルチッ
プパッケージを示す断面図である。
【図２】本考案の第一実施例によるダブルサイドチップ
パッケージを示す断面図である。
【図３】図２の３−３線により切断された断面を示す図
である。
【図４】本考案の第二実施例によるダブルサイドチップ
パッケージを示す断面図である。
【図５】図４の５−５線により切断された断面を示す図
である。
【符号の説明】
２０ ダブルサイドチップパッケージ ２１ 上チップ ２２ 下チップ ２３ リード ２４ 上テープ ２５ 下テープ ２６ 導電ワイヤ ２７ パッケージ胴体 ２８ ワイヤーボンディング区 ２９ 樹脂封止区 ３０ ダブルサイドチップパッケージ ３１ 上チップ ３２ 下チップ ３３ 信号伝達用リード ３４ エポキシ合成物 ３５ 電源用リード ３６ 導電ワイヤ ３７ パッケージ胴体 ３８ ワイヤーボンディング区 ２３１ 搭載部 ２３２ インナーリード部 ２３３ アウトリード部

Claims (6)

    【実用新案登録請求の範囲】
  1. 【請求項１】 ＬＯＣ形のリードフレーム、上チップ、
    下チップ、所定数の導電ワイヤおよびパッケージ胴体を
    含み、 前記リードフレームは所定数のリードを有し、前記リー
    ドは内から外へ搭載部、インナーリード部およびアウト
    リード部に分けられ、 前記上チップの下表面を前記リードフレームの前記搭載
    部の上方に固着させるため、前記上チップの上表面は所
    定数のはんだパッドを有し、 前記下チップの上表面を前記リードフレームの前記搭載
    部の下方に固着させるため、前記下チップの下表面は所
    定数のはんだパッドを有し、 前記導電ワイヤは、前記上チップのはんだパッドならび
    に前記上チップのはんだパッドに対応する前記インナー
    リード部と、前記下チップのはんだパッドならびに前記
    下チップのはんだパッドに対応する前記インナーリード
    部と、それぞれ電気的に連結され、 前記パッケージ胴体により前記上チップ、前記下チッ
    プ、前記導電ワイヤ、前記リードフレ―ムの前記搭載部
    ならびに前記インナーリード部は封止されていることを
    特徴とするダブルサイドチップパッケージ。
  2. 【請求項２】 前記上チップおよび前記下チップを前記
    搭載部に固着させるためにテープを備えていることを特
    徴とする請求項１記載のダブルサイドチップパッケー
    ジ。
  3. 【請求項３】 前記上チップおよび前記下チップを前記
    搭載部に固着させるためにエポキシ合成物を備えること
    を特徴とする請求項１記載のダブルサイドチップパッケ
    ージ。
  4. 【請求項４】 前記搭載部と前記インナーリード部とは
    同一平面に形成されていることを特徴とする請求項１記
    載のダブルサイドチップパッケージ。
  5. 【請求項５】 前記搭載部および前記インナーリード部
    は前記上チップと前記下チップとの間の所定幅平面に形
    成されていることを特徴とする請求項４記載のダブルサ
    イドチップパッケージ。
  6. 【請求項６】 前記リードフレームには他に少なくとも
    １つの電源リードが設けられ、 前記電源リードは搭載部を有し、前記電源リードの搭載
    部は前記上チップと前記下チップとの間に、前記リード
    の搭載部と垂直になるように配置されていることを特徴
    とする請求項１記載のダブルサイドチップパッケージ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0672284U (ja) * 1993-03-19 1994-10-07 沖電気工業株式会社 防水ガスケット
US10199300B2 (en) 2007-10-16 2019-02-05 Toshiba Memory Corporation Semiconductor package including a device and lead frame used for the same

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