JP3105237B2 - Ｄｍｏｓ型半導体装置の製造方法 - Google Patents
Ｄｍｏｓ型半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は個別素子であるパワーMOSFETや集積回路装置
であるパワーICなどに用いられるDMOS型半導体装置の製
造方法に関するものである。
であるパワーICなどに用いられるDMOS型半導体装置の製
造方法に関するものである。
（従来の技術） 第３図（Ｃ）にパワーMOSFETの主要部を示し、第４図
にその拡散領域の平面図を示す。
にその拡散領域の平面図を示す。
N+シリコン基板２上にN-エピタキシャル層４が形成さ
れており、エピタキシャル層４の表面にはゲート酸化膜
７を介して多結晶シリコンゲート電極８が形成されてい
る。ゲート電極８で囲まれた領域には二重拡散法により
Ｐ型不純物拡散領域のＰボディ（Ｐウエル）６と、Ｐボ
ディ６内のN+領域（ソース）12が形成され、N+領域12に
囲まれてP+コンタクト領域18が形成されている。
れており、エピタキシャル層４の表面にはゲート酸化膜
７を介して多結晶シリコンゲート電極８が形成されてい
る。ゲート電極８で囲まれた領域には二重拡散法により
Ｐ型不純物拡散領域のＰボディ（Ｐウエル）６と、Ｐボ
ディ６内のN+領域（ソース）12が形成され、N+領域12に
囲まれてP+コンタクト領域18が形成されている。
N+領域12がソース端子Ｓに接続され、コンタクト領域
18もソース端子Ｓに接続され、ゲート電極８はゲート端
子Ｇに接続される。基板２がドレイン端子Ｄに接続さ
れ、ゲート電極Ｇに電圧が印加されることにより、Ｐボ
ディ６がチャネル領域となってソース領域12とドレイン
2,4との間に電流が流れる。
18もソース端子Ｓに接続され、ゲート電極８はゲート端
子Ｇに接続される。基板２がドレイン端子Ｄに接続さ
れ、ゲート電極Ｇに電圧が印加されることにより、Ｐボ
ディ６がチャネル領域となってソース領域12とドレイン
2,4との間に電流が流れる。
このDMOS型半導体装置を製造する方法を第３図により
説明する。
説明する。
（Ａ）ゲート酸化膜７上にゲート電極８を形成し、それ
をマスクとしてボロンなどのＰ型不純物を導入してＰボ
ディ６を形成する。
をマスクとしてボロンなどのＰ型不純物を導入してＰボ
ディ６を形成する。
写真製版によりレジストパターン10を形成し、ゲート
電極８とレジストパターン10をマスクとしてＰボディ６
内にリンを注入する。12aはリン注入領域である。
電極８とレジストパターン10をマスクとしてＰボディ６
内にリンを注入する。12aはリン注入領域である。
（Ｂ）レジスト10を除去した後、再び写真製版によりＰ
ボディ６のコンタクト領域を形成するためのレジストパ
ターン20を形成し、そのレジストパターン20をマスクと
してボロンを注入する。18aはボロン注入領域を表わし
ている。
ボディ６のコンタクト領域を形成するためのレジストパ
ターン20を形成し、そのレジストパターン20をマスクと
してボロンを注入する。18aはボロン注入領域を表わし
ている。
（Ｃ）熱処理を行なって、注入された不純物のドライブ
を行ない、所望の接合を形成する。
を行ない、所望の接合を形成する。
その後、層間絶縁膜を形成し、コンタクトホールを形
成し、メタル配線を形成し、パッシベーション膜を形成
する。
成し、メタル配線を形成し、パッシベーション膜を形成
する。
（発明が解決しようとする課題） パワーMOSFETやパワーICなどで用いられるDMOSトラン
ジスタでは、大電流化を図ったり、チップの縮小を図る
ためにはDMOSセル面積を小さくする必要がある。
ジスタでは、大電流化を図ったり、チップの縮小を図る
ためにはDMOSセル面積を小さくする必要がある。
一方、Ｐボディのコンタクト領域18の面積は特性上重
要な因子であり、一定の面積を精度よく確保する必要が
ある。すなわち、DMOSトランジスタではドレイン４とソ
ース領域12の間に寄生NPNトランジスタが存在し、P+コ
ンタクト領域18の面積はその寄生NPNトランジスタのエ
ミッタ−ベース間の抵抗に関与し、過渡特性dVds/dtの
制限や、耐性BVds（＝BVcex）を決めてしまうからであ
る。
要な因子であり、一定の面積を精度よく確保する必要が
ある。すなわち、DMOSトランジスタではドレイン４とソ
ース領域12の間に寄生NPNトランジスタが存在し、P+コ
ンタクト領域18の面積はその寄生NPNトランジスタのエ
ミッタ−ベース間の抵抗に関与し、過渡特性dVds/dtの
制限や、耐性BVds（＝BVcex）を決めてしまうからであ
る。
従来の製造方法では、ソース領域12とコンタクト領域
18をそれぞれマスクアライメントで決めているため、マ
スクアライメント精度を見込む必要があり、その分DMOS
セル面積が大きくなってしまう欠点がある。アライメン
ト精度は約１〜２μｍ程度である。
18をそれぞれマスクアライメントで決めているため、マ
スクアライメント精度を見込む必要があり、その分DMOS
セル面積が大きくなってしまう欠点がある。アライメン
ト精度は約１〜２μｍ程度である。
本発明はDMOSトランジスタを製造するに当たり、セル
面積を小さくすることのできる製造方法を提供すること
を目的とするものである。
面積を小さくすることのできる製造方法を提供すること
を目的とするものである。
（課題を解決するための手段） 本発明は、次の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）ゲート酸化膜上に形成された多結晶シリコンゲー
トをマスクとして第１導電型不純物を導入する工程、 （Ｂ）前記多結晶シリコンゲートとレジストパターンを
マスクとして前記第１導電型不純物拡散領域内に第２導
電型不純物を高濃度に導入する工程、 （Ｃ）前記レジストを除去した後、酸化を行ない、増速
酸化効果により前記第２導電型不純物導入領域上には厚
く、前記第１不純物導入領域上にはそれよりも薄い酸化
膜を形成する工程、 （Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜を通
過するエネルギーで第１導電型不純物を注入する工程。
トをマスクとして第１導電型不純物を導入する工程、 （Ｂ）前記多結晶シリコンゲートとレジストパターンを
マスクとして前記第１導電型不純物拡散領域内に第２導
電型不純物を高濃度に導入する工程、 （Ｃ）前記レジストを除去した後、酸化を行ない、増速
酸化効果により前記第２導電型不純物導入領域上には厚
く、前記第１不純物導入領域上にはそれよりも薄い酸化
膜を形成する工程、 （Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜を通
過するエネルギーで第１導電型不純物を注入する工程。
（作用） ソース領域を形成するために第２導電型不純物を高濃
度に導入した後、酸化を施すと、その高濃度に不純物が
導入されたソース領域上には増速酸化により厚い酸化膜
が形成され、後でコンタクト領域を形成する領域上には
それよりも薄い酸化膜が形成される。ソース領域上の厚
い酸化膜をマスクとしてコンタクト用の不純物導入を行
なうと、ソース領域とコンタクト領域が自己整合的に形
成される。
度に導入した後、酸化を施すと、その高濃度に不純物が
導入されたソース領域上には増速酸化により厚い酸化膜
が形成され、後でコンタクト領域を形成する領域上には
それよりも薄い酸化膜が形成される。ソース領域上の厚
い酸化膜をマスクとしてコンタクト用の不純物導入を行
なうと、ソース領域とコンタクト領域が自己整合的に形
成される。
（実施例） 第１図は一実施例を工程順に表わしたものである。
（Ａ）第３図（Ａ）と同じ工程によりソース領域のため
のリン注入によるＮ型不純物注入まで行なう。すなわ
ち、N+基板２上にN-エピタキシャル層４を形成し、エピ
タキシャル層４の表面にゲート酸化膜７を形成した後、
多結晶シリコン膜を形成し、多結晶シリコン膜にリンを
導入して抵抗を下げた後、写真製版をエッチングにより
パターン化を施して多結晶シリコンゲート電極８を形成
する。ゲート電極８をマスクとしてボロンなどのＰ型不
純物をイオン注入し、Ｐボディ６を形成する。Ｐボディ
６内にソース領域を形成するために、写真製版によりレ
ジストパターン10を形成し、ゲート電極８とレジストパ
ターン10をマスクとしてリンを注入する。注入量は１×
1015/cm2程度である。12aはリン注入領域を表わしてい
る。
のリン注入によるＮ型不純物注入まで行なう。すなわ
ち、N+基板２上にN-エピタキシャル層４を形成し、エピ
タキシャル層４の表面にゲート酸化膜７を形成した後、
多結晶シリコン膜を形成し、多結晶シリコン膜にリンを
導入して抵抗を下げた後、写真製版をエッチングにより
パターン化を施して多結晶シリコンゲート電極８を形成
する。ゲート電極８をマスクとしてボロンなどのＰ型不
純物をイオン注入し、Ｐボディ６を形成する。Ｐボディ
６内にソース領域を形成するために、写真製版によりレ
ジストパターン10を形成し、ゲート電極８とレジストパ
ターン10をマスクとしてリンを注入する。注入量は１×
1015/cm2程度である。12aはリン注入領域を表わしてい
る。
（Ｂ）レジスト10を除去した後、酸化を行なう。この酸
化工程では、ソース用のリン注入領域12a上とゲート電
極８には不純物が高濃度に導入されているので増速酸化
が起こり、厚い酸化膜が形成される。一方、Ｐボディ６
上にはそれよりも薄い酸化膜16が形成される。この酸化
工程は、例えばリン注入領域12a上とゲート電極８上に
は1000〜1500ÅのSiO2膜14が形成され、Ｐボディ６上に
は250Å程度のSiO2膜が形成されるような条件に設定す
る。
化工程では、ソース用のリン注入領域12a上とゲート電
極８には不純物が高濃度に導入されているので増速酸化
が起こり、厚い酸化膜が形成される。一方、Ｐボディ６
上にはそれよりも薄い酸化膜16が形成される。この酸化
工程は、例えばリン注入領域12a上とゲート電極８上に
は1000〜1500ÅのSiO2膜14が形成され、Ｐボディ６上に
は250Å程度のSiO2膜が形成されるような条件に設定す
る。
その後、ボロン注入を行なうが、この注入エネルギー
はボロンイオンが厚い酸化膜14を通過せず、薄い酸化膜
16を通過するようなエネルギーに設定する。これによ
り、Ｐボディ６のうちN+領域12で囲まれた内側領域のみ
にボロンが注入される。18aはボロン注入領域を表わし
ている。
はボロンイオンが厚い酸化膜14を通過せず、薄い酸化膜
16を通過するようなエネルギーに設定する。これによ
り、Ｐボディ６のうちN+領域12で囲まれた内側領域のみ
にボロンが注入される。18aはボロン注入領域を表わし
ている。
（Ｃ）熱処理を施して注入された不純物のドライブを行
ない、不純物導入領域間に接合を形成する。
ない、不純物導入領域間に接合を形成する。
その後、層間絶縁膜を形成し、コンタクトホールを形
成し、メタル配線を形成し、パッシベーション膜を形成
する。
成し、メタル配線を形成し、パッシベーション膜を形成
する。
第２図は第１図（Ｃ）の不純物拡散領域の平面図を表
わしている。
わしている。
第２図と第４図を比較すると、第４図のコンタクト領
域18及びソース領域12が第２図のものと同じ面積を確保
するためには、第４図ではそれぞれの領域をマスクアラ
イメント誤差ｄ（＝１〜２μｍ程度）の分だけ大きく設
定しなければならず、従って第２図ではａ′＝ａ−ｄ、
ｂ′＝ｂ−ｄと設定することができ、アライメント誤差
ｄの分だけセルサイズを縮小することができる。
域18及びソース領域12が第２図のものと同じ面積を確保
するためには、第４図ではそれぞれの領域をマスクアラ
イメント誤差ｄ（＝１〜２μｍ程度）の分だけ大きく設
定しなければならず、従って第２図ではａ′＝ａ−ｄ、
ｂ′＝ｂ−ｄと設定することができ、アライメント誤差
ｄの分だけセルサイズを縮小することができる。
実施例は本発明を個別半導体装置であるパワーMOSFET
に適用されたものを例にしているが、パワーICに適用す
ることもできる。パワーICではドレインがゲート電極や
ソース領域と同じ平面内に設けられ、ドレイン領域４の
表面にコンタクト領域が形成されてドレイン端子に接続
される。
に適用されたものを例にしているが、パワーICに適用す
ることもできる。パワーICではドレインがゲート電極や
ソース領域と同じ平面内に設けられ、ドレイン領域４の
表面にコンタクト領域が形成されてドレイン端子に接続
される。
（発明の効果） 本発明のDMOSトランジスタでは、ソース領域の不純物
導入を行なった後、増速酸化を利用してソース領域上に
厚い酸化膜を形成し、その厚い酸化膜をマスクとしてボ
ディのコンタクト領域のための不純物注入を行なうよう
にしたので、ソース領域とボディコンタクト領域が自己
整合的に形成され、従来のようにマスクアライメント誤
差を見込む必要がなくなるので、その分だけDMOSセルサ
イズを小さくすることができる。
導入を行なった後、増速酸化を利用してソース領域上に
厚い酸化膜を形成し、その厚い酸化膜をマスクとしてボ
ディのコンタクト領域のための不純物注入を行なうよう
にしたので、ソース領域とボディコンタクト領域が自己
整合的に形成され、従来のようにマスクアライメント誤
差を見込む必要がなくなるので、その分だけDMOSセルサ
イズを小さくすることができる。
第１図（Ａ）から（Ｃ）は一実施例の工程断面図、第２
図は第１図（Ｃ）の拡散領域を示す平面図、第３図
（Ａ）から（Ｃ）は従来のDMOSトランジスタの製造方法
の工程断面図、第４図は第３図（Ｃ）の拡散領域の平面
図である。 ２……N+シリコン基板、４……N-エピタキシャル層、６
……Ｐボディ、７……ゲート酸化膜、８……ゲート電
極、12……ソース領域、14……厚い酸化膜、16……薄い
酸化膜、18……ボディコンタクト領域。
図は第１図（Ｃ）の拡散領域を示す平面図、第３図
（Ａ）から（Ｃ）は従来のDMOSトランジスタの製造方法
の工程断面図、第４図は第３図（Ｃ）の拡散領域の平面
図である。 ２……N+シリコン基板、４……N-エピタキシャル層、６
……Ｐボディ、７……ゲート酸化膜、８……ゲート電
極、12……ソース領域、14……厚い酸化膜、16……薄い
酸化膜、18……ボディコンタクト領域。
Claims (1)
- 【請求項１】次の工程（Ａ）から（Ｄ）を含むDMOS型半
導体装置の製造方法。 （Ａ）ゲート酸化膜上に形成された多結晶シリコンゲー
トをマスクとして第１導電型不純物を導入する工程、 （Ｂ）前記多結晶シリコンゲートとレジストパターンを
マスクとして前記第１導電型不純物拡散領域内に第２導
電型不純物を高濃度に導入する工程、 （Ｃ）前記レジストを除去した後、酸化を行ない、増速
酸化効果により前記第２導電型不純物導入領域上には厚
く、前記第１不純物導入領域上にはそれよりも薄い酸化
膜を形成する工程、 （Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜を通
過するエネルギーで第１導電型不純物を注入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02309228A JP3105237B2 (ja) | 1990-11-14 | 1990-11-14 | Ｄｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02309228A JP3105237B2 (ja) | 1990-11-14 | 1990-11-14 | Ｄｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180238A JPH04180238A (ja) | 1992-06-26 |
| JP3105237B2 true JP3105237B2 (ja) | 2000-10-30 |
Family
ID=17990478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02309228A Expired - Fee Related JP3105237B2 (ja) | 1990-11-14 | 1990-11-14 | Ｄｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105237B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| JP4857493B2 (ja) * | 2000-07-12 | 2012-01-18 | 株式会社デンソー | 半導体装置の製造方法 |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
-
1990
- 1990-11-14 JP JP02309228A patent/JP3105237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04180238A (ja) | 1992-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |