JPH04150034A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04150034A JPH04150034A JP27457190A JP27457190A JPH04150034A JP H04150034 A JPH04150034 A JP H04150034A JP 27457190 A JP27457190 A JP 27457190A JP 27457190 A JP27457190 A JP 27457190A JP H04150034 A JPH04150034 A JP H04150034A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に上層配線と
しての金配線の形成方法に関する。
しての金配線の形成方法に関する。
従来、半導体基板上に上層配線として金配線を形成する
に際しては、下層のアルミニウム配線との密着用および
バリヤ用メタルとしての高融点金属をリフトオフプロセ
スで形成した後、フォトリソグラフィー工程を用いた選
択メツキ法により金配線を形成するという方法が用いら
れている。
に際しては、下層のアルミニウム配線との密着用および
バリヤ用メタルとしての高融点金属をリフトオフプロセ
スで形成した後、フォトリソグラフィー工程を用いた選
択メツキ法により金配線を形成するという方法が用いら
れている。
また、金メツキ法とドライエツチング法とを用いて金配
線を形成する方法もある。以下この方法について第３図
を参照して説明する。
線を形成する方法もある。以下この方法について第３図
を参照して説明する。
まず、第３図（ａ）に示すように、シリコン基板１上に
形成されたシリコン酸化膜２上に下層配線としてアルミ
ニウム配線３を形成し、次で全面にプラズマＣＶＤ法に
よる窒化膜（以下ＣＶＤ窒化膜という）４を被着し、フ
ォトレジスト５をマスクとしてアルミニウム配線上にス
ルーホール６を形成する。次に第３図（ｂ）に示すよう
に、フ才１−レジスト５を除去後、チタン膜８と白金膜
９を全面に被着する。
形成されたシリコン酸化膜２上に下層配線としてアルミ
ニウム配線３を形成し、次で全面にプラズマＣＶＤ法に
よる窒化膜（以下ＣＶＤ窒化膜という）４を被着し、フ
ォトレジスト５をマスクとしてアルミニウム配線上にス
ルーホール６を形成する。次に第３図（ｂ）に示すよう
に、フ才１−レジスト５を除去後、チタン膜８と白金膜
９を全面に被着する。
次に第３図（ｃ）に示すように、フォトレジスト１０を
パターニングし、スルーホール６上に開口部を形成し、
金メツキ層１１を形成する。次に、第３図（ｄ）に示す
ように、フオトレジス１〜１０を除去後、金メツキ層１
１をマスクにしてチタン膜８と白金膜９をドライエツチ
ング法によりエツチングし、金配線１１Ａの形成を完了
する。
パターニングし、スルーホール６上に開口部を形成し、
金メツキ層１１を形成する。次に、第３図（ｄ）に示す
ように、フオトレジス１〜１０を除去後、金メツキ層１
１をマスクにしてチタン膜８と白金膜９をドライエツチ
ング法によりエツチングし、金配線１１Ａの形成を完了
する。
上述したリフトオフプロセスと選択金メツキ法による方
法は、リフトオフ時にひげが発生しショート不良を起す
ため、微細金配線形成は困難である。
法は、リフトオフ時にひげが発生しショート不良を起す
ため、微細金配線形成は困難である。
また、金メツキ法とドライエツチング法とを用いた方法
は、アルミニウム配線と金配線の層宵絶縁膜であるＣＶ
Ｄ窒化膜の平坦性が悪いと、第３図（ｄ）に示したよう
に、ＣＶＤ窒化膜４の段差部においてチタン膜と白金膜
の残渣１３が発生するためショート不良を起し、半導体
装置の信頼性及び歩留りを低下させるという欠点がある
。また、層間絶縁膜の平坦化は複雑な工程が必要となり
実用的ではない。
は、アルミニウム配線と金配線の層宵絶縁膜であるＣＶ
Ｄ窒化膜の平坦性が悪いと、第３図（ｄ）に示したよう
に、ＣＶＤ窒化膜４の段差部においてチタン膜と白金膜
の残渣１３が発生するためショート不良を起し、半導体
装置の信頼性及び歩留りを低下させるという欠点がある
。また、層間絶縁膜の平坦化は複雑な工程が必要となり
実用的ではない。
本発明の半導体装置の製造方法は、シリコン基板上に形
成された酸化膜上に下層配線を形成する工程と、前記下
層配線上に層間絶縁膜を形成したのちパターニングし前
記下層配線上に開口部を形成する工程と、開口部が形成
された前記層間絶縁膜上部にフォトレジスト膜を形成し
前記下層配線により形成された前記層間絶縁膜の段差部
を平坦化する工程と、前記下層配線上の前記フォトレジ
スト膜を開口し下層配線の表面を露出する工程と、露出
した前記下層配線の表面を含む全面に上層配線形成用の
高融点金属膜を形成する工程とを含んで構成される。
成された酸化膜上に下層配線を形成する工程と、前記下
層配線上に層間絶縁膜を形成したのちパターニングし前
記下層配線上に開口部を形成する工程と、開口部が形成
された前記層間絶縁膜上部にフォトレジスト膜を形成し
前記下層配線により形成された前記層間絶縁膜の段差部
を平坦化する工程と、前記下層配線上の前記フォトレジ
スト膜を開口し下層配線の表面を露出する工程と、露出
した前記下層配線の表面を含む全面に上層配線形成用の
高融点金属膜を形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｆ＞は本発明の第１の実施例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１上に
形成されたシリコン酸化膜２上に下層配線としてアルミ
ニウム配線３を形成し、次で全面にプラズマＣＶＤ法に
よりＣＶＤ窒化膜４を被着し、パターニングされたフォ
トレジスト５によりアルミニウム配線５上にスルーホー
ル６を開口する。
形成されたシリコン酸化膜２上に下層配線としてアルミ
ニウム配線３を形成し、次で全面にプラズマＣＶＤ法に
よりＣＶＤ窒化膜４を被着し、パターニングされたフォ
トレジスト５によりアルミニウム配線５上にスルーホー
ル６を開口する。
次に第１図（ｂ）に示すように、フ才）〜レジスト５を
除去後、再びフォトレジスト７を形成し、アルミニウム
配線３上のＣＶＤ窒化膜４に形成された段差部を埋めて
平坦化したのちパターニングし、アルミニウム配線上に
スルーホール６より大きな開口部を形成し、約１５０″
Ｃでベークすることによりこの開口部をなだらかにする
。
除去後、再びフォトレジスト７を形成し、アルミニウム
配線３上のＣＶＤ窒化膜４に形成された段差部を埋めて
平坦化したのちパターニングし、アルミニウム配線上に
スルーホール６より大きな開口部を形成し、約１５０″
Ｃでベークすることによりこの開口部をなだらかにする
。
次に第１図（ｃ）に示すように、露出されたアルミニウ
ム配線３の表面を含む全面に密着用膜としてのチタン膜
８とバリヤ用膜としての白金膜９をスパッタ法によりそ
れぞれ１０００への厚さに被着する。
ム配線３の表面を含む全面に密着用膜としてのチタン膜
８とバリヤ用膜としての白金膜９をスパッタ法によりそ
れぞれ１０００への厚さに被着する。
次に、第１図（ｄ）に示すように、スルーホール６上に
開口部を有するフォトレジスト１０を形成したのち、金
メツキ法によりこの開口部内に金メツキ層１１を形成す
る。
開口部を有するフォトレジスト１０を形成したのち、金
メツキ法によりこの開口部内に金メツキ層１１を形成す
る。
次に第１図（ｅ）に示すように、フォトレジスト］０を
除去後マグネトロン型のりアクティブイオンエツチング
装置によって白金膜９とチタン膜８を、例えばＡｒ＋Ｃ
２ＣＡ２ Ｆ４ガスでエツチングする。この時、下地は
平坦化されているので、エツチング残渣は発生しない。
除去後マグネトロン型のりアクティブイオンエツチング
装置によって白金膜９とチタン膜８を、例えばＡｒ＋Ｃ
２ＣＡ２ Ｆ４ガスでエツチングする。この時、下地は
平坦化されているので、エツチング残渣は発生しない。
次に第１図（ｆ）に示すように、フォトレジスト７を除
去し、金配線１１Ａの形成を完了する。
去し、金配線１１Ａの形成を完了する。
このように第１の実施例によれば、ＣＶＤ窒化膜４の段
差部はフォトレジストアにより平坦化されているため、
白金膜及びチタン膜の残渣が発生することはなく、微細
な金配線を形成することができる。例えば、従来のリフ
トオフ法における限界配線ピッチが１５μｍであるのに
対し、本実施例の限界配線ピッチは５μｍである。
差部はフォトレジストアにより平坦化されているため、
白金膜及びチタン膜の残渣が発生することはなく、微細
な金配線を形成することができる。例えば、従来のリフ
トオフ法における限界配線ピッチが１５μｍであるのに
対し、本実施例の限界配線ピッチは５μｍである。
第２図（ａ）乃至（ｈ）は本発明の第２の実施例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
まず第２図（ａ）に示すように、第１の実施例と同様に
してＣＶＤ窒化膜４にスルーホール６を形成し、フォト
レジスト５を除去後第２図（ｂ）に示すように、逆スパ
ツタでアルミニウム配線３の表面を清浄としたのち、ス
パッタ法でチタン膜１２を３０００Ａの厚さに被着する
。
してＣＶＤ窒化膜４にスルーホール６を形成し、フォト
レジスト５を除去後第２図（ｂ）に示すように、逆スパ
ツタでアルミニウム配線３の表面を清浄としたのち、ス
パッタ法でチタン膜１２を３０００Ａの厚さに被着する
。
次に第２図（ｃ）に示すように、再びフォトレジスト７
を形成しＣＶＤ窒化膜４により形成された段差部を平坦
化したのち、スルーホール６上に開口部を形成し、１５
０″Ｃでベータしてこの開口部をなだらかにする。
を形成しＣＶＤ窒化膜４により形成された段差部を平坦
化したのち、スルーホール６上に開口部を形成し、１５
０″Ｃでベータしてこの開口部をなだらかにする。
次に、第２図（ｄ）に示すように、密着用膜としてのチ
タン膜８とバリヤ用膜としての白金膜９をそれぞれ１０
００への厚さ被着する。
タン膜８とバリヤ用膜としての白金膜９をそれぞれ１０
００への厚さ被着する。
次に第２図（ｅ）に示すように、スルーホール６−トに
開口部を有するフォトレジスト１０を形成したのち、こ
の開口部内に金メツキ層１１を形成する。
開口部を有するフォトレジスト１０を形成したのち、こ
の開口部内に金メツキ層１１を形成する。
次に、第２図（ｆ）に示すように、フォトレジスト１０
を除去後、マグネトロン型のりアクティブイオンエツチ
ング装置によって白金膜９を、例えばＡｒ＋Ｃ２Ｃ，Ｒ
２Ｆ４ガスでエツチングする。この時、下地は平坦化さ
れているので、エツチング残渣は生じない。
を除去後、マグネトロン型のりアクティブイオンエツチ
ング装置によって白金膜９を、例えばＡｒ＋Ｃ２Ｃ，Ｒ
２Ｆ４ガスでエツチングする。この時、下地は平坦化さ
れているので、エツチング残渣は生じない。
次に第２図（ｇ）に示すように、フォトレジスト７を除
去する。次いて、第２図（ｈ）に示すように、ウェット
エツチング法（Ｈ２０２＋ＮＨ４０Ｈ）によってチタン
膜１２をエツチングし、金配線１１Ａの形成を完了する
。
去する。次いて、第２図（ｈ）に示すように、ウェット
エツチング法（Ｈ２０２＋ＮＨ４０Ｈ）によってチタン
膜１２をエツチングし、金配線１１Ａの形成を完了する
。
本第２の実施例では、逆スパツタ法でアルミニウム配線
表面を清浄にしているため、第１の実施例に比ベアルミ
ニウム配線３と金配線１１Ａとをより導電性よく接続で
きる利点がある。
表面を清浄にしているため、第１の実施例に比ベアルミ
ニウム配線３と金配線１１Ａとをより導電性よく接続で
きる利点がある。
以上説明した様に本発明は、下層配線上部の層間絶縁膜
の段差部をフォトレジストにより埋めて平坦化を行なう
ことにより、段差部に上層配線形成用の高融点金属のエ
ツチング残渣か発生することがなくなるため、微細な金
配線を形成できると共に、半導体装置の信頼性及び歩留
りを向上させることができるという効果がある。
の段差部をフォトレジストにより埋めて平坦化を行なう
ことにより、段差部に上層配線形成用の高融点金属のエ
ツチング残渣か発生することがなくなるため、微細な金
配線を形成できると共に、半導体装置の信頼性及び歩留
りを向上させることができるという効果がある。
第１図（ａ）乃至（ｆ）は本発明の第１の実施例を、第
２図（ａ）乃至（ｈ）は第２の実施例を、第３図（ａ）
乃至（ｄ）は従来例をそれぞれ説明するための半導体チ
ップの断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・アルミニウム配線、４・・・ＣＶＤ窒化膜、５，７１
０・・・フォトレジスト、６・・・スルーホール、８１
２・・・チタン膜、９・・・白金膜、１１・・・金メツ
キ層、ＩＩＡ・金配線、１３・・・チタン膜と白金膜の
残渣。
２図（ａ）乃至（ｈ）は第２の実施例を、第３図（ａ）
乃至（ｄ）は従来例をそれぞれ説明するための半導体チ
ップの断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・アルミニウム配線、４・・・ＣＶＤ窒化膜、５，７１
０・・・フォトレジスト、６・・・スルーホール、８１
２・・・チタン膜、９・・・白金膜、１１・・・金メツ
キ層、ＩＩＡ・金配線、１３・・・チタン膜と白金膜の
残渣。
Claims (1)
- シリコン基板上に形成された酸化膜上に下層配線を形
成する工程と、前記下層配線上に層間絶縁膜を形成した
のちパターニングし前記下層配線上に開口部を形成する
工程と、開口部が形成された前記層間絶縁膜上部にフォ
トレジスト膜を形成し前記下層配線により形成された前
記層間絶縁膜の段差部を平坦化する工程と、前記下層配
線上の前記フォトレジスト膜を開口し下層配線の表面を
露出する工程と、露出した前記下層配線の表面を含む全
面に上層配線形成用の高融点金属膜を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27457190A JP3033171B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27457190A JP3033171B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150034A true JPH04150034A (ja) | 1992-05-22 |
| JP3033171B2 JP3033171B2 (ja) | 2000-04-17 |
Family
ID=17543597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27457190A Expired - Lifetime JP3033171B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033171B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101693107B1 (ko) | 2015-04-20 | 2017-01-17 | 이도영 | 척추 치료환자 치료포인트 이동장치가 탑제된 의료용 운동기구 |
-
1990
- 1990-10-12 JP JP27457190A patent/JP3033171B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3033171B2 (ja) | 2000-04-17 |
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