JPS6311706B2 - - Google Patents
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- JPS6311706B2 JPS6311706B2 JP53110423A JP11042378A JPS6311706B2 JP S6311706 B2 JPS6311706 B2 JP S6311706B2 JP 53110423 A JP53110423 A JP 53110423A JP 11042378 A JP11042378 A JP 11042378A JP S6311706 B2 JPS6311706 B2 JP S6311706B2
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- JP
- Japan
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- output
- signal
- output port
- port
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- 239000002131 composite material Substances 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータの入出力ポート
(I/Oポート)数を容易に拡張して使用するこ
とのできるマイクロコンピユータに関するもので
ある。
(I/Oポート)数を容易に拡張して使用するこ
とのできるマイクロコンピユータに関するもので
ある。
1チツプマイクロコンピユータ(以下、1チツ
プマイコンと記す)においては少くともCPU、
命令ROM、データRAM、I/Oポートを含ん
でいる。また結合する1チツプマイコンの命令
ROMを除く全ての機能要素を含み命令ROMを
外付けとするエバリユータチツプがあるがここで
はこれをも含めて1チツプマイコンと呼ぶことに
する。
プマイコンと記す)においては少くともCPU、
命令ROM、データRAM、I/Oポートを含ん
でいる。また結合する1チツプマイコンの命令
ROMを除く全ての機能要素を含み命令ROMを
外付けとするエバリユータチツプがあるがここで
はこれをも含めて1チツプマイコンと呼ぶことに
する。
一般に同一構造の1チツプマイコンでもROM
やRAMの容量、I/Oポート数によつていくつ
かの品種を設けている。この場合、品種によつて
I/Oポート数は固定されるのが普通である。用
途によつて品種を選定して専用マイコンとして使
用する場合にはこれで実用上の不便はない。しか
し複数の用途、特にレベルアツプを図つていく様
な用途に同一品種を使用したい場合にはI/Oポ
ート数を加減できれば都合が良い。
やRAMの容量、I/Oポート数によつていくつ
かの品種を設けている。この場合、品種によつて
I/Oポート数は固定されるのが普通である。用
途によつて品種を選定して専用マイコンとして使
用する場合にはこれで実用上の不便はない。しか
し複数の用途、特にレベルアツプを図つていく様
な用途に同一品種を使用したい場合にはI/Oポ
ート数を加減できれば都合が良い。
例えば第1の例としてレベル1の製品には3I/
Oポートを使用し、レベル2の製品には5I/Oポ
ートを使用し、レベル3の製品には12I/Oポー
トを使用する様な用途があるとする。ROMの内
容がすべて同一の場合、レベル1〜レベル3まで
のすべてに使用できる品種を選定する。この場
合、しかしレベル1、レベル2に使用する時には
I/Oポートが余る。そこでレベル1に相当する
最少システムに適応する1チツプマイコン(マス
ター側)の品種を選定する。そして、レベル2,
レベル3の用途にはI/O拡張チツプ(スレーブ
側)を設けておき、I/Oポートだけを拡張して
増やすことにより上記問題を解決できる。
Oポートを使用し、レベル2の製品には5I/Oポ
ートを使用し、レベル3の製品には12I/Oポー
トを使用する様な用途があるとする。ROMの内
容がすべて同一の場合、レベル1〜レベル3まで
のすべてに使用できる品種を選定する。この場
合、しかしレベル1、レベル2に使用する時には
I/Oポートが余る。そこでレベル1に相当する
最少システムに適応する1チツプマイコン(マス
ター側)の品種を選定する。そして、レベル2,
レベル3の用途にはI/O拡張チツプ(スレーブ
側)を設けておき、I/Oポートだけを拡張して
増やすことにより上記問題を解決できる。
第2の例としてエバリエーシヨン用のチツプの
場合、命令ROMを外付けしなければならないた
めプログラムカウンタ出力端子と、命令コード入
力端子が命令ROM内蔵のチツプにくらべて増加
する。このためI/Oポート数が増えればパツケ
ージのピン数が不足するのでチツプを2分割する
ことがある。また生産台数が少ない場合には、エ
バリエーシヨン用チツプと外付けROMを用いて
機器に組み込む場合もある。このときI/Oポー
トはごく少なくても済む品種のエバリエーシヨン
用として組み込み実装される場合がある。そこ
で、少々のI/OポートとCPU部、RAMを1チ
ツプのエバリエーシヨン用チツプ(マスター側)
にまとめておき、I/Oポートの残りはI/O拡
張用チツプ(以下、スレーブ側)に収納する。以
上、2例をあげて1チツプ・マイコンからI/O
ポートの一部を分割した場合の利点を述べた。
場合、命令ROMを外付けしなければならないた
めプログラムカウンタ出力端子と、命令コード入
力端子が命令ROM内蔵のチツプにくらべて増加
する。このためI/Oポート数が増えればパツケ
ージのピン数が不足するのでチツプを2分割する
ことがある。また生産台数が少ない場合には、エ
バリエーシヨン用チツプと外付けROMを用いて
機器に組み込む場合もある。このときI/Oポー
トはごく少なくても済む品種のエバリエーシヨン
用として組み込み実装される場合がある。そこ
で、少々のI/OポートとCPU部、RAMを1チ
ツプのエバリエーシヨン用チツプ(マスター側)
にまとめておき、I/Oポートの残りはI/O拡
張用チツプ(以下、スレーブ側)に収納する。以
上、2例をあげて1チツプ・マイコンからI/O
ポートの一部を分割した場合の利点を述べた。
ところが2チツプに分割すると、それぞれのチ
ツプを相互に接続するための信号が必要になる。
またROM,RAM,CPU部,I/Oポートの一
部を含んだ1チツプマイコン側(以下マスター
側)に、I/O拡張チツプの制御信号端子を加え
る必要がある。しかしマスター側だけで使用する
場合にはI/O拡張チツプの制御信号端子は使わ
ないので不要な端子が増える。
ツプを相互に接続するための信号が必要になる。
またROM,RAM,CPU部,I/Oポートの一
部を含んだ1チツプマイコン側(以下マスター
側)に、I/O拡張チツプの制御信号端子を加え
る必要がある。しかしマスター側だけで使用する
場合にはI/O拡張チツプの制御信号端子は使わ
ないので不要な端子が増える。
本発明は上記従来の欠点を除去し、I/Oポー
トを使つてI/O拡張チツプの制御信号も入出力
することによつて、マスターチツプだけで使用す
る時に、不要なポートをできるだけ少なくするこ
とを目的とする。
トを使つてI/O拡張チツプの制御信号も入出力
することによつて、マスターチツプだけで使用す
る時に、不要なポートをできるだけ少なくするこ
とを目的とする。
また本発明は、拡張時、あるいはマイコンのシ
リーズ化の展開時に、サポートツールのI/O実
現の簡易化をも目的とする。
リーズ化の展開時に、サポートツールのI/O実
現の簡易化をも目的とする。
以下、本発明の一実施例に基づいて詳細な説明
を行なう。
を行なう。
第1図は1チツプマイコンをマスター側だけで
単独で使用する場合のブロツク図である。同図に
おいて電源,クロツク,割込,シフトバツフア,
タイマ及びリセツト部分の説明は周知であり、本
発明とは直接関係しないので説明を省略する。
単独で使用する場合のブロツク図である。同図に
おいて電源,クロツク,割込,シフトバツフア,
タイマ及びリセツト部分の説明は周知であり、本
発明とは直接関係しないので説明を省略する。
マスター側の1チツプマイコン1の拡張切換端
子2は開放しておく。この端子2はチツプ内のプ
ルアツプ抵抗によつて電源レベルにプルアツプさ
れ、HIGHレベルを保つ。
子2は開放しておく。この端子2はチツプ内のプ
ルアツプ抵抗によつて電源レベルにプルアツプさ
れ、HIGHレベルを保つ。
専用入出力ポート3〜5はI/Oポート信号を
入出力するポートである。複合入出力ポート6は
入出力デーポート信号とタイミング信号とのいず
れかの信号を入出力する。複合入出力ポート7は
入出力ポート信号とデータ信号とのいずれかの信
号を入出力する。複合入出力ポート8は入出力ポ
ート信号とコントロール信号とのいずれかを入出
力する。
入出力するポートである。複合入出力ポート6は
入出力デーポート信号とタイミング信号とのいず
れかの信号を入出力する。複合入出力ポート7は
入出力ポート信号とデータ信号とのいずれかの信
号を入出力する。複合入出力ポート8は入出力ポ
ート信号とコントロール信号とのいずれかを入出
力する。
拡張切換端子2がHIGHレベルの時にはポート
信号を入出力する様に切換えられている。
信号を入出力する様に切換えられている。
第2図は1チツプマイコンのマスター側1に
I/O拡張チツプ(以下スレーブ側)18を増設
して使用する場合のブロツク図である。この時に
マスター側のマイコン1の拡張切換端子2は
LOWレベルに設定する。専用入出力ポート3〜
5はI/Oポート信号を入出力する。
I/O拡張チツプ(以下スレーブ側)18を増設
して使用する場合のブロツク図である。この時に
マスター側のマイコン1の拡張切換端子2は
LOWレベルに設定する。専用入出力ポート3〜
5はI/Oポート信号を入出力する。
複合入出力ポート6〜8は拡張切換端子2が
LOWレベルなので、タイミング信号と、データ
バスと、コントロール信号から成る拡張制御信号
を入出力する。
LOWレベルなので、タイミング信号と、データ
バスと、コントロール信号から成る拡張制御信号
を入出力する。
この時にマスター側のマイコン1のI/Oポー
ト6〜8は拡張制御信号を入出力するために入出
力ポートがなくなるので、代りにスレーブ側18
のI/Oポート9,10,11から入出力され
る。また、拡張されたI/Oポート12〜17も
新たにスレーブ側18から入出力される。
ト6〜8は拡張制御信号を入出力するために入出
力ポートがなくなるので、代りにスレーブ側18
のI/Oポート9,10,11から入出力され
る。また、拡張されたI/Oポート12〜17も
新たにスレーブ側18から入出力される。
次に第3図,第4図ブロツク図にもとづいてチ
ツプ内部の構成、動作を述べる。まず第3図にお
いて1チツプマイコンをマスター側だけで使用す
る場合について述べる。まず拡張切換端子2はプ
ルアツプされてHIGHレベルになる。この時に切
換回路として動作するマルチプレクサ23〜25
はI/Oポート信号側を入出力する様に選択され
ている。
ツプ内部の構成、動作を述べる。まず第3図にお
いて1チツプマイコンをマスター側だけで使用す
る場合について述べる。まず拡張切換端子2はプ
ルアツプされてHIGHレベルになる。この時に切
換回路として動作するマルチプレクサ23〜25
はI/Oポート信号側を入出力する様に選択され
ている。
出力命令実行時はデータバス30のデータが
I/O用レジスタ20〜22にラツチされる。
I/O用レジスタ20〜22のラツチ出力はマル
チプレクサ23〜25を経由して複合入出力ポー
ト6〜8に出力する。
I/O用レジスタ20〜22にラツチされる。
I/O用レジスタ20〜22のラツチ出力はマル
チプレクサ23〜25を経由して複合入出力ポー
ト6〜8に出力する。
入力命令実行時は複合入出力ポート6〜8のデ
ータが切換回路としてのマルチプレクサ23〜2
5を経由してデータバス30に入力する。
ータが切換回路としてのマルチプレクサ23〜2
5を経由してデータバス30に入力する。
この様にして複合入出力ポート6〜8にはI/
Oポート信号が入出力される。
Oポート信号が入出力される。
次に第3図マスター側と、第4図スレーブ側と
を接続してI/Oポートを拡張して使用する場合
について述べる。まず拡張切換端子2はLOWレ
ベルにする。この時、切換回路として動作するマ
ルチプレクサ20〜22はそれぞれタイミング信
号側と、データバス信号側と、コントロール信号
側を選択している。
を接続してI/Oポートを拡張して使用する場合
について述べる。まず拡張切換端子2はLOWレ
ベルにする。この時、切換回路として動作するマ
ルチプレクサ20〜22はそれぞれタイミング信
号側と、データバス信号側と、コントロール信号
側を選択している。
従つて複合入出力ポート6〜8からはタイミン
グ信号とI/Oポートに入出力するためのデータ
バス信号と、コントロール信号から成る拡張制御
信号が入出力される。またマスター側とスレーブ
側は相互に複合、結合入出力ポート6―6a,7
―7a,8―8aで接続されている。複合入出力
ポート8aから入力されたコントロール信号は
I/Oコントロール回路43において、結合入出
力ポート6aから入力されたタイミング信号と
ANDゲートされる。入出力命令それぞれに必要
なタイミングでゲートされたコントロール信号を
I/Oコントロール信号線54に出力する。出力
命令の実行時には結合入出力ポート7aからデー
タバスに送られて来たデータをレジスタ44〜5
2にラツチするとともに対応するポート9〜17
に出力する。
グ信号とI/Oポートに入出力するためのデータ
バス信号と、コントロール信号から成る拡張制御
信号が入出力される。またマスター側とスレーブ
側は相互に複合、結合入出力ポート6―6a,7
―7a,8―8aで接続されている。複合入出力
ポート8aから入力されたコントロール信号は
I/Oコントロール回路43において、結合入出
力ポート6aから入力されたタイミング信号と
ANDゲートされる。入出力命令それぞれに必要
なタイミングでゲートされたコントロール信号を
I/Oコントロール信号線54に出力する。出力
命令の実行時には結合入出力ポート7aからデー
タバスに送られて来たデータをレジスタ44〜5
2にラツチするとともに対応するポート9〜17
に出力する。
入力命令の実行時にはポート9〜17からデー
タを入力してデータバス53に出力し、結合入出
力ポート7aからマスター側に送る。
タを入力してデータバス53に出力し、結合入出
力ポート7aからマスター側に送る。
次に第3図,第4図を具体回路化したものを第
5図,第6図に示す。第5図において201〜2
12はDフリツプフロツプ、215は出力命令信
号線、216は拡張切換信号線、217は入力命
令信号線、218は出力命令信号線、219はデ
ータバスおよび入出力切換信号線、220は入力
命令信号線、221は出力命令信号線、222は
入力命令信号線、224〜255,293〜30
4はトランジスタ、256〜279は出力ドライ
バ・トランジスタ、280〜291は入出力端
子、292はORゲート、306は切換回路であ
る。
5図,第6図に示す。第5図において201〜2
12はDフリツプフロツプ、215は出力命令信
号線、216は拡張切換信号線、217は入力命
令信号線、218は出力命令信号線、219はデ
ータバスおよび入出力切換信号線、220は入力
命令信号線、221は出力命令信号線、222は
入力命令信号線、224〜255,293〜30
4はトランジスタ、256〜279は出力ドライ
バ・トランジスタ、280〜291は入出力端
子、292はORゲート、306は切換回路であ
る。
また第6図において401〜412はマスター
側との接続端子、413はポートアドレスデコー
ダ、414はポートアドレスラツチDフリツプフ
ロツプ、415はI/Oコントロール・エンコー
ダ・デコーダ、418〜422はスレーブ側の
I/Oポート端子、423〜427はANDゲー
ト、428〜432はI/OポートDフリツプフ
ロツプ、433〜437はプルアツプ・トランジ
スタ、438〜442はI/Oドライバ・トラン
ジスタ、443〜452はトランスフアゲート・
トランジスタ、453はポートアドレス信号線で
ある。
側との接続端子、413はポートアドレスデコー
ダ、414はポートアドレスラツチDフリツプフ
ロツプ、415はI/Oコントロール・エンコー
ダ・デコーダ、418〜422はスレーブ側の
I/Oポート端子、423〜427はANDゲー
ト、428〜432はI/OポートDフリツプフ
ロツプ、433〜437はプルアツプ・トランジ
スタ、438〜442はI/Oドライバ・トラン
ジスタ、443〜452はトランスフアゲート・
トランジスタ、453はポートアドレス信号線で
ある。
次に動作を説明する。まずマスター側だけで使
用する場合を第5図イ〜ハにもとづき述べる。
用する場合を第5図イ〜ハにもとづき述べる。
拡張切換端子2を開放状態にすると、拡張切換
信号線216はHIGHレベルになつているので、
切換回路306を構成するトランジスタ224〜
235がOFFになり、トランジスタ293〜3
04はON状態になる。この結果、第5図イにお
いて切換回路306は、出力ラツチ用フリツプフ
ロツプ201,202,203,204の出力を
トランジスタ257,259,261,263に
伝達し、第5図ロにおいて切換回路306は出力
ラツチ用フリツプフロツプ205,206,20
7,208の出力をトランジスタ265,26
7,269,271に伝達し、第5図ハにおい
て、切換回路306は出力ラツチ用フリツプフロ
ツプ209,210,211,212の出力をト
ランジスタ273,275,277,279に伝
達する。出力命令を実行すると入出力端子に出力
したいデータがデータバス30上に乗せられると
ともに、ポートアドレス毎に独立した出力命令信
号線215,218,221の中で出力アドレス
に対応した一本にトリガパルスが出力される。入
出力端子280,281,282,283,に出
力する場合、出力命令信号線215によるトリガ
パルスに同期して出力ラツチ用フリツプフロツプ
201,202,203,204が動作し、該当
するポートに出力命令が実行されるまでデータを
保持する。このようにして、出力命令実行時には
データバス30から出力ラツチ用フリツプフロツ
プ201〜212にラツチしてトランジスタ25
6〜279による出力ドライバを駆動して入出力
端子280〜291に出力する。入力命令実行時
には出力ドライバのエンハンスメント・トランジ
スタ257,259,261,263,265,
267,269,271,273,275,27
7,279をOFFにする。すると、端子280
〜291は出力ドライバのプルアツプ用デプレツ
シヨン・トランジスタ256,258,260,
262,264,266,268,270,27
2,274,276,278によつて適当なイン
ピーダンスを持ち電源VDDにプルアツプされる。
信号線216はHIGHレベルになつているので、
切換回路306を構成するトランジスタ224〜
235がOFFになり、トランジスタ293〜3
04はON状態になる。この結果、第5図イにお
いて切換回路306は、出力ラツチ用フリツプフ
ロツプ201,202,203,204の出力を
トランジスタ257,259,261,263に
伝達し、第5図ロにおいて切換回路306は出力
ラツチ用フリツプフロツプ205,206,20
7,208の出力をトランジスタ265,26
7,269,271に伝達し、第5図ハにおい
て、切換回路306は出力ラツチ用フリツプフロ
ツプ209,210,211,212の出力をト
ランジスタ273,275,277,279に伝
達する。出力命令を実行すると入出力端子に出力
したいデータがデータバス30上に乗せられると
ともに、ポートアドレス毎に独立した出力命令信
号線215,218,221の中で出力アドレス
に対応した一本にトリガパルスが出力される。入
出力端子280,281,282,283,に出
力する場合、出力命令信号線215によるトリガ
パルスに同期して出力ラツチ用フリツプフロツプ
201,202,203,204が動作し、該当
するポートに出力命令が実行されるまでデータを
保持する。このようにして、出力命令実行時には
データバス30から出力ラツチ用フリツプフロツ
プ201〜212にラツチしてトランジスタ25
6〜279による出力ドライバを駆動して入出力
端子280〜291に出力する。入力命令実行時
には出力ドライバのエンハンスメント・トランジ
スタ257,259,261,263,265,
267,269,271,273,275,27
7,279をOFFにする。すると、端子280
〜291は出力ドライバのプルアツプ用デプレツ
シヨン・トランジスタ256,258,260,
262,264,266,268,270,27
2,274,276,278によつて適当なイン
ピーダンスを持ち電源VDDにプルアツプされる。
入力命令を実行するとポートアドレス毎に独立
した入力命令信号線217,220,222の中
で入力アドレスに対応した一本にパルスが出力さ
れる。入出力端子280,281,282,28
3からデータを読み込む場合、入力命令信号線2
17のパルスによつてトランジスタ236,23
7,238,239が導通状態になり、端子28
0〜283のレベルをデータバス30に伝達す
る。このようにして入出力端子280〜291に
入力されたデータは、データバス30に入力され
る。
した入力命令信号線217,220,222の中
で入力アドレスに対応した一本にパルスが出力さ
れる。入出力端子280,281,282,28
3からデータを読み込む場合、入力命令信号線2
17のパルスによつてトランジスタ236,23
7,238,239が導通状態になり、端子28
0〜283のレベルをデータバス30に伝達す
る。このようにして入出力端子280〜291に
入力されたデータは、データバス30に入力され
る。
次にスレーブ側を拡張接続する場合を第5図イ
〜ハ及び第6図イ,ロにもとづき述べる。
〜ハ及び第6図イ,ロにもとづき述べる。
まずマスター側第5図の部分を述べる。拡張切
換端子2をLOWレベルにすると拡張切換信号線
216がLOWレベルになるので切換回路306
を構成するトランジスタ224〜235がONに
なり、トランジスタ293〜304はOFFにな
る。
換端子2をLOWレベルにすると拡張切換信号線
216がLOWレベルになるので切換回路306
を構成するトランジスタ224〜235がONに
なり、トランジスタ293〜304はOFFにな
る。
第5図イにおいて切換回路306は切換信号が
LOWレベルなので、トランジスタ293,29
4,295,296がOFFになり、トランジス
タ224,225,226,227がONされる
ことにより、タイミング信号T1,T2,T3,
T4がトランジスタ257,259,261,2
63のゲートに印加される。
LOWレベルなので、トランジスタ293,29
4,295,296がOFFになり、トランジス
タ224,225,226,227がONされる
ことにより、タイミング信号T1,T2,T3,
T4がトランジスタ257,259,261,2
63のゲートに印加される。
トランジスタ256,258,260,262
はプルアツプ抵抗と等価な働きをするものであ
り、トランジスタ257,259,261,26
3はインバータとして動作し、タイミング信号T
1,T2,T3,T4の反転信号が端子280,
281,282,283に出力される。
はプルアツプ抵抗と等価な働きをするものであ
り、トランジスタ257,259,261,26
3はインバータとして動作し、タイミング信号T
1,T2,T3,T4の反転信号が端子280,
281,282,283に出力される。
同様にして第5図ロにおいて切換回路306は
切換信号216がLOWレベルなのでトランジス
タ297,298,299,300がOFFにさ
れ、トランジスタ228,229,230,23
1がONされている。
切換信号216がLOWレベルなのでトランジス
タ297,298,299,300がOFFにさ
れ、トランジスタ228,229,230,23
1がONされている。
始めにマスター側からデータを出力する命令を
実行中には切換信号219はLOWレベルなので
トランジスタ252,253,254,255が
OFFされ、トランジスタ248,249,25
0,251がONされることにより、データバス
信号B1,B2,B4,B8が、トランジスタ2
65,267,269,271のゲートに印加さ
れる。トランジスタ264,266,268,2
70はプルアツプ抵抗と等価な働きをするもので
あり、トランジスタ265,267,269,2
71はインバータとして動作し、データバス信号
B1,B2,B4,B8の反転信号が端子28
4,285,286,287に出力される。
実行中には切換信号219はLOWレベルなので
トランジスタ252,253,254,255が
OFFされ、トランジスタ248,249,25
0,251がONされることにより、データバス
信号B1,B2,B4,B8が、トランジスタ2
65,267,269,271のゲートに印加さ
れる。トランジスタ264,266,268,2
70はプルアツプ抵抗と等価な働きをするもので
あり、トランジスタ265,267,269,2
71はインバータとして動作し、データバス信号
B1,B2,B4,B8の反転信号が端子28
4,285,286,287に出力される。
次にマスター側にデータを入力する命令を実行
中には切換信号219はHIGHレベルなのでトラ
ンジスタ248,249,250,251が
OFFにされ、トランジスタ252,253,2
54,255がONされることにより、LOWレ
ベルがトランジスタ265,267,269,2
71のゲートに印加される。
中には切換信号219はHIGHレベルなのでトラ
ンジスタ248,249,250,251が
OFFにされ、トランジスタ252,253,2
54,255がONされることにより、LOWレ
ベルがトランジスタ265,267,269,2
71のゲートに印加される。
トランジスタ264,266,268,270
はプルアツプ抵抗と等価な働きをするものであ
り、トランジスタ265,267,269,27
1はOFF状態なので、端子284,285,2
86,287は高抵抗でプルアツプされ、入力可
能な状態に設定される。
はプルアツプ抵抗と等価な働きをするものであ
り、トランジスタ265,267,269,27
1はOFF状態なので、端子284,285,2
86,287は高抵抗でプルアツプされ、入力可
能な状態に設定される。
そこで端子284,285,286,287の
信号は切換信号219がHIGHレベルなのでトラ
ンジスタ240,241,242,243がON
されることにより、データバスB1,B2,B
4,B8に伝達される。
信号は切換信号219がHIGHレベルなのでトラ
ンジスタ240,241,242,243がON
されることにより、データバスB1,B2,B
4,B8に伝達される。
同様にして第5図ハにおいて切換回路306は
切換信号216がLOWレベルなのでトランジス
タ301,302,303,304がOFFにさ
れ、トランジスタ232,233,234,23
5がONされることにより、コントロール信号C
1,C2,C4,C8がトランジスタ273,2
75,277,279のゲートに印加される。
切換信号216がLOWレベルなのでトランジス
タ301,302,303,304がOFFにさ
れ、トランジスタ232,233,234,23
5がONされることにより、コントロール信号C
1,C2,C4,C8がトランジスタ273,2
75,277,279のゲートに印加される。
トランジスタ272,274,276,278
はプルアツプ抵抗と等価な働きをするものであ
り、トランジスタ273,275,277,27
9はインバータとして動作し、タイミング信号C
1,C2,C4,C8の反転信号が端子288,
289,290,291に出力される。
はプルアツプ抵抗と等価な働きをするものであ
り、トランジスタ273,275,277,27
9はインバータとして動作し、タイミング信号C
1,C2,C4,C8の反転信号が端子288,
289,290,291に出力される。
従つて、タイミング信号線31のタイミング信
号T1〜T4と、データバス30のデータB1〜
B8と、コントロール信号線32のコントロール
信号C1〜C8が入出力ドライバ256〜279
を駆動して入出力端子280〜291に出力す
る。
号T1〜T4と、データバス30のデータB1〜
B8と、コントロール信号線32のコントロール
信号C1〜C8が入出力ドライバ256〜279
を駆動して入出力端子280〜291に出力す
る。
マスター側と、スレーブ側の接続は入出力端子
280〜291とマスター側との接続端子401
〜412で接続される。
280〜291とマスター側との接続端子401
〜412で接続される。
次に、スレーブ側第6図の動作を述べる。マス
ター側との接続端子409〜412,401〜4
04より入力されたコントロール信号と、タイミ
ング信号T1〜T4はI/Oコントロールデコー
ダ・エンコーダ415によつてコントロール信号
RD1,WT1,RD2,WT2がつくられる。
ター側との接続端子409〜412,401〜4
04より入力されたコントロール信号と、タイミ
ング信号T1〜T4はI/Oコントロールデコー
ダ・エンコーダ415によつてコントロール信号
RD1,WT1,RD2,WT2がつくられる。
入出力命令実行ポートアドレスは接続端子40
1にタイミング信号が入つた時にデータバス53
からポートアドレスラツチ414にラツチされ
る。このラツチ出力はポートアドレスデコーダ4
13によつてデコードされ、ポートアドレス信号
線453にポートアドレスを出力する。ポートア
ドレスデコーダ413でデコードするアドレス
は、少なくともマスター側とスレーブ側を接続す
るためにマスター側が使用できなくなつたI/O
ポートアドレスを含んでいる。このことにより、
拡張のためにマスター側が失つたI/Oポートを
復元可能にする。このため、マスター側単独使用
時のプログラムがそのまま拡張時に用いることが
でき、マイコンのシリーズ化の展開時にサポート
ツールのI/O実現の簡易化を図ることができ
る。
1にタイミング信号が入つた時にデータバス53
からポートアドレスラツチ414にラツチされ
る。このラツチ出力はポートアドレスデコーダ4
13によつてデコードされ、ポートアドレス信号
線453にポートアドレスを出力する。ポートア
ドレスデコーダ413でデコードするアドレス
は、少なくともマスター側とスレーブ側を接続す
るためにマスター側が使用できなくなつたI/O
ポートアドレスを含んでいる。このことにより、
拡張のためにマスター側が失つたI/Oポートを
復元可能にする。このため、マスター側単独使用
時のプログラムがそのまま拡張時に用いることが
でき、マイコンのシリーズ化の展開時にサポート
ツールのI/O実現の簡易化を図ることができ
る。
すなわち、ポートアドレス信号453は4ビツ
ト単位の各ポートアドレスをデコードして得られ
る信号であり、ポートアドレスデコーダ413か
ら出力される。その出力信号線は、16本で構成さ
れている。すなわちポートアドレス信号線453
はポートアドレス0に対応するポートアドレス信
号を453―0、ポートアドレス1に対応するポ
ートアドレス信号を453―1とし、以下同様に
してポートアドレス15に対応するポートアドレ
ス信号を453―15とする。そのうちのポート
アドレス信号453―9がゲート423,42
4,425,426及びトランジスタ448,4
49,450,451のゲートに印加される。
ト単位の各ポートアドレスをデコードして得られ
る信号であり、ポートアドレスデコーダ413か
ら出力される。その出力信号線は、16本で構成さ
れている。すなわちポートアドレス信号線453
はポートアドレス0に対応するポートアドレス信
号を453―0、ポートアドレス1に対応するポ
ートアドレス信号を453―1とし、以下同様に
してポートアドレス15に対応するポートアドレ
ス信号を453―15とする。そのうちのポート
アドレス信号453―9がゲート423,42
4,425,426及びトランジスタ448,4
49,450,451のゲートに印加される。
端子401,402,403,404には、そ
れぞれが重複しない4相クロツクパルスが印加さ
れる。これらのパルスは命令実行マシンサイクル
と同一繰り返し周期で、かつ、命令実行サイクル
と完全に同期している。
れぞれが重複しない4相クロツクパルスが印加さ
れる。これらのパルスは命令実行マシンサイクル
と同一繰り返し周期で、かつ、命令実行サイクル
と完全に同期している。
出力命令を実行時には、初めに出力するポート
アドレスを指定し、次に、出力データを指定す
る。ポートアドレスの指定は、端子401にタイ
ミング信号が印加されている時に行い、出力デー
タの指定は端子404にタイミング信号が印加さ
れている時にデータバス信号を端子405,40
6,407,408を経由して行う。
アドレスを指定し、次に、出力データを指定す
る。ポートアドレスの指定は、端子401にタイ
ミング信号が印加されている時に行い、出力デー
タの指定は端子404にタイミング信号が印加さ
れている時にデータバス信号を端子405,40
6,407,408を経由して行う。
また、出力命令を実行中である旨は、端子40
9,410,411,412を経由して、I/O
コントロールデコーダエンコーダ415に出力す
ることにより、各ポートへの書き込み指令がスレ
ーブ側に伝えられる。
9,410,411,412を経由して、I/O
コントロールデコーダエンコーダ415に出力す
ることにより、各ポートへの書き込み指令がスレ
ーブ側に伝えられる。
ここでポートアドレス指定の動作をさらに細か
く説明すると、端子401にタイミング信号が印
加された時、データバス53のデータをポートア
ドレスラツチ414にラツチする。この時、デー
タバスには出力ポートアドレスがエンコードされ
てのせられており、ポートアドレスラツチ414
の出力を、ポートアドレスデコーダ413に入力
することにより、指定された出力ポートアドレス
に対応するデコーダ出力信号413―9がHIGH
レベルになる。この状態で、第6図ロに示すゲー
ト423,424,425,426,427は
AND条件の一方を満たしており、書き込みのた
めのトリガパルス待ちになり、1マシンサイクル
間、この状態を保持する。
く説明すると、端子401にタイミング信号が印
加された時、データバス53のデータをポートア
ドレスラツチ414にラツチする。この時、デー
タバスには出力ポートアドレスがエンコードされ
てのせられており、ポートアドレスラツチ414
の出力を、ポートアドレスデコーダ413に入力
することにより、指定された出力ポートアドレス
に対応するデコーダ出力信号413―9がHIGH
レベルになる。この状態で、第6図ロに示すゲー
ト423,424,425,426,427は
AND条件の一方を満たしており、書き込みのた
めのトリガパルス待ちになり、1マシンサイクル
間、この状態を保持する。
次に、ポート出力データ指定動作を詳細に説明
する。前記アドレス指定と同じマシンサイクル内
に端子409,410,411,412にコント
ロール信号がのせられ、ポートへの書き込み指令
がI/Oコントロールデコーダエンコーダ415
によつて解読される。
する。前記アドレス指定と同じマシンサイクル内
に端子409,410,411,412にコント
ロール信号がのせられ、ポートへの書き込み指令
がI/Oコントロールデコーダエンコーダ415
によつて解読される。
この結果、第6図イにおけるI/Oコントロー
ルデコーダエンコーダ415の上側半分のデコー
ド平面で出力命令がデコードされ、左から2番目
もしくは、左から4番目のデコード出力線が選択
される準備が整い、端子404のタイミング信号
が印加された時、デコード出力が能動となり、エ
ンコード出力WT1信号をHIGHレベルにする。
ルデコーダエンコーダ415の上側半分のデコー
ド平面で出力命令がデコードされ、左から2番目
もしくは、左から4番目のデコード出力線が選択
される準備が整い、端子404のタイミング信号
が印加された時、デコード出力が能動となり、エ
ンコード出力WT1信号をHIGHレベルにする。
この時、端子405,406,407,408
を経由して出力データがデータバス53に入力さ
れており、WT1信号と、デコーダ出力413―
9信号が共にHIGHレベルのためゲート423,,
424,425,426が開き、出力ポートラツ
チ428,429,430,431に出力データ
が取り込まれる。
を経由して出力データがデータバス53に入力さ
れており、WT1信号と、デコーダ出力413―
9信号が共にHIGHレベルのためゲート423,,
424,425,426が開き、出力ポートラツ
チ428,429,430,431に出力データ
が取り込まれる。
さらに、出力ポートラツチ出力は、トランジス
タ438,439,440,441を駆動し、端
子418,419,420,421に出力され
る。
タ438,439,440,441を駆動し、端
子418,419,420,421に出力され
る。
同様にして入力命令を実行するとまず端子40
1にタイミング信号が印加されている期間はポー
トアドレスをエンコードした信号がデータバス5
3に乗せられており、ポートアドレスラツチ41
4にアドレス情報をラツチするとともにポートア
ドレスデコーダ413の出力を一本だけHIGHレ
ベルにする。
1にタイミング信号が印加されている期間はポー
トアドレスをエンコードした信号がデータバス5
3に乗せられており、ポートアドレスラツチ41
4にアドレス情報をラツチするとともにポートア
ドレスデコーダ413の出力を一本だけHIGHレ
ベルにする。
次に端子403にタイミング信号が印加されて
いる期間はポート入力を指示するコードをエンコ
ードしたコントロール信号が端子409〜412
に乗せられ、I/Oコントロールデコーダ・エン
コーダ415の出力のRD1信号をHIGHレベル
にする。
いる期間はポート入力を指示するコードをエンコ
ードしたコントロール信号が端子409〜412
に乗せられ、I/Oコントロールデコーダ・エン
コーダ415の出力のRD1信号をHIGHレベル
にする。
この結果トランジスタ443,444,44
5,446がONし、端子418,419,42
0,421上のポート入力データがトランジスタ
443,444,445,446を経由してデー
タバス416に入力される。
5,446がONし、端子418,419,42
0,421上のポート入力データがトランジスタ
443,444,445,446を経由してデー
タバス416に入力される。
出力命令実行時にはデータバス53からI/O
ポートDフリツプフロツプ428〜432に出力
したいデータをラツチする。このラツチ出力で出
力ドライバ433〜442を駆動し、スレーブ側
I/Oポート端子418〜421,422……に
出力する。
ポートDフリツプフロツプ428〜432に出力
したいデータをラツチする。このラツチ出力で出
力ドライバ433〜442を駆動し、スレーブ側
I/Oポート端子418〜421,422……に
出力する。
入力命令実行時にはス挿レーブ側I/Oポート
端子418〜421,422……からデータを入
力し、トランジスタ443〜452がONになる
時にデータバス53に読み込む。
端子418〜421,422……からデータを入
力し、トランジスタ443〜452がONになる
時にデータバス53に読み込む。
上記実施例においては、I/Oポート端子を用
いてI/O拡張用チツプの制御信号も入出力させ
る。このためI/Oポート信号と、拡張制御信号
を選択切換えて入出力させるための切換回路と、
拡張切換端子をマスタ側に設けている。すなわ
ち、拡張切換端子を1ピン増やすことによつて
I/Oポート数をそれ以上にたくさん増やすこと
ができるものである。
いてI/O拡張用チツプの制御信号も入出力させ
る。このためI/Oポート信号と、拡張制御信号
を選択切換えて入出力させるための切換回路と、
拡張切換端子をマスタ側に設けている。すなわ
ち、拡張切換端子を1ピン増やすことによつて
I/Oポート数をそれ以上にたくさん増やすこと
ができるものである。
さらに、I/Oポートを拡張しない時には拡張
制御信号端子をマスター側に専用端子として未使
用状態のまま放置しなくても良く、効率的に端子
が活用できる。
制御信号端子をマスター側に専用端子として未使
用状態のまま放置しなくても良く、効率的に端子
が活用できる。
上記実施例より明らかなように本発明によれば
マスター側だけで使用する最少システムを構成し
た時、拡張制御信号入出力端子を減らすことがで
きる。またI/O拡張時にもスレーブ側を汎用チ
ツプとして用意しておけば、すべてのマスター側
チツプに対してのI/O拡張が行なえる。
マスター側だけで使用する最少システムを構成し
た時、拡張制御信号入出力端子を減らすことがで
きる。またI/O拡張時にもスレーブ側を汎用チ
ツプとして用意しておけば、すべてのマスター側
チツプに対してのI/O拡張が行なえる。
さらに、マスター側単独使用時のプログラムが
そのまま拡張時に用いることができ、マイコンの
シリーズ化の展開時にサポートツールのI/O実
現の簡易化を図ることができる。
そのまま拡張時に用いることができ、マイコンの
シリーズ化の展開時にサポートツールのI/O実
現の簡易化を図ることができる。
第1図,第2図は本発明の一実施例によるマイ
クロコンピユータのブロツク図、第3図および第
4図はそれぞれ要部の詳細な構成を示す図、第5
図イ〜ハおよび第6図イ,ロは要部のさらに詳細
な構成を示す結線図である。 1……マスター側、18……スレーブ側、3〜
5,9〜17……入出力ポート、6〜8……複合
入出力ポート、6a〜8a……結合入出力ポー
ト、23〜25……マルチプレクサ、2……拡張
切換端子、306……切換回路、453……ポー
トアドレスデコーダ。
クロコンピユータのブロツク図、第3図および第
4図はそれぞれ要部の詳細な構成を示す図、第5
図イ〜ハおよび第6図イ,ロは要部のさらに詳細
な構成を示す結線図である。 1……マスター側、18……スレーブ側、3〜
5,9〜17……入出力ポート、6〜8……複合
入出力ポート、6a〜8a……結合入出力ポー
ト、23〜25……マルチプレクサ、2……拡張
切換端子、306……切換回路、453……ポー
トアドレスデコーダ。
Claims (1)
- 1 入出力ポート信号を入出力する専用の入出力
ポート、入出力ポート信号とタイミング信号との
いずれかの信号を入出力する第1の複合入出力ポ
ート、入出力ポート信号とデータ信号とのいずれ
かの信号を入出力する第2の複合入出力ポート、
入出力ポート信号とコントロール信号とのいずれ
かの信号を入出力する第3の複合入出力ポート、
前記第1,第2,第3の複合入出力ポートにそれ
ぞれ前記入出力ポート信号もしくは前記タイミン
グ信号,データ信号,コントロール信号のいずれ
か一方を選択して入出力するための切換回路、お
よびこの切換回路の選択制御を行なう拡張切換端
子をもつマスター側と、前記マスター側の第1,
第2,第3の複合入出力ポートにそれぞれ結合す
る第1,第2,第3の結合入出力ポート、前記第
1の複合入出力ポートより入力したタイミング信
号と、前記第2の複合入出力ポートより入力した
データ信号に含まれる前記マスター側の第1,第
2,第3の複合入出力ポートにそれぞれ割当てら
れている入出力ポートアドレスを含む拡張された
入出力ポートアドレス信号とによつて入出力ポー
トアドレスをデコードして該入出力ポートを能動
レベルにするアドレスデコーダ、前記第1の複合
入出力ポートより入力したタイミング信号と、前
記第3の複合入出力ポートより入力したコントロ
ール信号とから書込み読出し用コントロール信号
を発生する入出力コントロールデコーダ・エンコ
ーダ、および前記アドレスデコーダが能動レベル
を出力するとき動作する前記マスター側の第1,
第2,第3の複合入出力ポートに代わる3つの入
出力ポートを含む拡張された入出力ポートをもつ
スレーブ側とから構成され、前記マスター側単独
あるいは前記マスター側とスレーブ側を接続して
使用可能なことを特徴とするマイクロコンピユー
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11042378A JPS5537649A (en) | 1978-09-07 | 1978-09-07 | Microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11042378A JPS5537649A (en) | 1978-09-07 | 1978-09-07 | Microcomputer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5537649A JPS5537649A (en) | 1980-03-15 |
JPS6311706B2 true JPS6311706B2 (ja) | 1988-03-15 |
Family
ID=14535374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11042378A Granted JPS5537649A (en) | 1978-09-07 | 1978-09-07 | Microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5537649A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60225961A (ja) * | 1984-04-25 | 1985-11-11 | Ascii Corp | Cpuの割込制御装置 |
JPH0792792B2 (ja) * | 1985-08-23 | 1995-10-09 | 株式会社日立製作所 | デ−タ処理装置 |
CA1268570A (en) * | 1987-08-14 | 1990-05-01 | Melvin J. Roberts | Telephone tone detector |
-
1978
- 1978-09-07 JP JP11042378A patent/JPS5537649A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5537649A (en) | 1980-03-15 |
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