JPS6230453B2 - - Google Patents
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- JPS6230453B2 JPS6230453B2 JP56070509A JP7050981A JPS6230453B2 JP S6230453 B2 JPS6230453 B2 JP S6230453B2 JP 56070509 A JP56070509 A JP 56070509A JP 7050981 A JP7050981 A JP 7050981A JP S6230453 B2 JPS6230453 B2 JP S6230453B2
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- 238000010586 diagram Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 235000000421 Lepidium meyenii Nutrition 0.000 description 3
- 235000012902 lepidium meyenii Nutrition 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
本発明は電子計算機に関する。更に詳しくは、
簡単かつ高速な検査を可能としたマイクロプログ
ラム制御方式のマイクロコンピユータに関する。 マイクロコンピユータは、一個または複数個の
LSIで構成される電子計算機であるが、LSIのチ
ツプ内の任意の信号を観測することは困難であ
り、かつ、パツケージの端子数は限られているた
め、外部からLSIの内部が正確に作られているか
否かを検査する作業は複雑となる。また検査時間
の長短は、LSIの価格に大きく影響する。 第１図は、従来のマイクロプログラム方式の電
子計算機の一例を示すもので図中、１００は
CPU、１０１は機械語及びデータを格納する主
記憶装置、１０２は主記憶アドレスレジスタ（以
下MARと記す）、１０３は命令カウンタ（以下IC
と記す）、１０４は汎用レジスタ及び演算器（以
下RALUと記す）である。１０５は主記憶装置１
０１、MAR１０２、IC１０３、RALU１０４及
び命令レジスタ１０６（以下IRと記す）を結合
するバスである。１０７はプログラマブルロジツ
クアレイ（以下PLAと記す）、１０８はマイクロ
アドレスカウンタ（以下MACと記す）、１０９は
制御記憶部、１１０，１１１は、マイクロ命令デ
コーダ１１２の出力信号の一部であり、１１０は
PLA１０７の出力をMAC１０８へ格納する動作
を指令する信号、１１１はMAC１０８の内容を
１だけ増加する動作の指令信号である。第１図の
装置の動作を表１に示したプログラムに従つて説
明する。
簡単かつ高速な検査を可能としたマイクロプログ
ラム制御方式のマイクロコンピユータに関する。 マイクロコンピユータは、一個または複数個の
LSIで構成される電子計算機であるが、LSIのチ
ツプ内の任意の信号を観測することは困難であ
り、かつ、パツケージの端子数は限られているた
め、外部からLSIの内部が正確に作られているか
否かを検査する作業は複雑となる。また検査時間
の長短は、LSIの価格に大きく影響する。 第１図は、従来のマイクロプログラム方式の電
子計算機の一例を示すもので図中、１００は
CPU、１０１は機械語及びデータを格納する主
記憶装置、１０２は主記憶アドレスレジスタ（以
下MARと記す）、１０３は命令カウンタ（以下IC
と記す）、１０４は汎用レジスタ及び演算器（以
下RALUと記す）である。１０５は主記憶装置１
０１、MAR１０２、IC１０３、RALU１０４及
び命令レジスタ１０６（以下IRと記す）を結合
するバスである。１０７はプログラマブルロジツ
クアレイ（以下PLAと記す）、１０８はマイクロ
アドレスカウンタ（以下MACと記す）、１０９は
制御記憶部、１１０，１１１は、マイクロ命令デ
コーダ１１２の出力信号の一部であり、１１０は
PLA１０７の出力をMAC１０８へ格納する動作
を指令する信号、１１１はMAC１０８の内容を
１だけ増加する動作の指令信号である。第１図の
装置の動作を表１に示したプログラムに従つて説
明する。
【表】
【表】
表１は、第４図の制御記憶１０９に格納され、
第１図の装置により主記憶装置１０１に格納され
ている機械語プログラムをエミユレートするプロ
グラムの一例を示すものである。第１図の装置が
機械語のエミユレーシヨンを開始する場合、最初
にMAC１０８の値は０になり、制御記憶１０９
のアドレス０番地即ち表１の１行目のマイクロ命
令が読み出され、デコーダ１１２に入力される。
デコーダの出力信号により、IC１０３及びRALU
１０４が制御され、IC１０３の内容はバス１０
５を経由してRALU１０４に入力され、１を加算
する演出が施され、結果が再びバス１０５を経由
してIC１０３に格納される。同時に信号１１１
がONとなり、MAC１０８の内容も１だけ増加す
る。これにより、MAC１０８の値は１となり、
制御記憶のアドレス１番地、即ち表１の２行目の
マイクロ命令が実行される。２行目のIC→MAR
なるマイクロ命令が実行されると、IC１０３の
内容がバス１０５を経由して、MAR１０２へ転
送されると同時にMAC１０８の内容も１だけ増
加し２となる。次に表１の３行目のマイクロ命令
が実行されると、MAR１０２の内容が主記憶装
置１０１にアドレスとして入力され、対応するア
ドレスの内容が主記憶装置１０１からバス１０５
を経由してIR１０６へ格納される。即ち主記憶
装置１０１内の機械語命令がIR１０６へ読み出
されたことになる。IR１０６の内容はPLA１０
７に入力され、その機械語命令に対応するマイク
ロプログラムルーチンの先頭アドレスがPLAか
ら出力される。 ここで、例えばIR１０６に格納されている機
械語命令が、RLAU１０４内のレジスタ１
（R1）の内容を主記憶アドレスとして、同じく
RALU１０４内のレジスタ０（R0）に保持され
ているデータを主記憶装置１０１に書き込む命令
であつたとすると、PLA１０７の出力の値は100
となる。表１の４行目のマイクロ命令が実行され
ると信号１１０がONとなり、PLA１０７の出力
がMAC１０８に格納される。即ちMAC１０８の
値は100となる。これにより次に制御記憶１０９
のアドレス100番地の内容、R1→MARなるマイ
クロ命令が読み出され、レジスタ１の内容が
MAR１０２に転送される。次に制御記憶部１０
９のアドレス101番地の内容が読み出され、レジ
スタ０の内容が主記憶装置１０１へ転送される。
これでIR１０６に格納されている機械語命令の
エミユレーシヨンは完了したことになる。 次に制御記憶部１０９のアドレス102番地の内
容が実行されると、MAC１０８の値は再び０に
なり、アドレス０番地のマイクロ命令の実行が始
まり、主記憶装置１０１内の次の番地の機械語命
令の読み出しが開始される。 第１図のような装置を製作し検査する場合、制
御記憶部１０９の内容が正しく格納されているか
否かを調べる必要がある。しかし、制御記憶部１
０９の内容をCPUチツプ外部から直接読み出す
ことはできないため、制御記憶部１０９に書かれ
ているマイクロプログラフをすべて動作させてみ
る必要がある。従つて、制御記憶部１０９内のマ
イクロプログラムルーチンを駆動するすべての機
械語をエミユレートさせることが必要となり、検
査プログラムが複雑になり、検査時間も長時間を
要する。 本発明はこのような欠点を解消するもので、
LSIで構成されるマイクロコンピユータの検査を
簡単でかつ高速に行なうことを可能にするマイク
ロコンピユータを提供するものである。 第２図は本発明によるマイクロプログラム制御
方式の電子計算機の一例である。図中の３０１〜
３１１は第１図の１０１〜１１１とそれぞれ同一
の機能を有するもので、その説明は省く。３１２
はマイクロ命令デコーダ、３１３はエミユレーシ
ヨン用の制御記憶部３０９（以下CMAと記す）
と検査用の制御記憶部３１４（以下CMBと記
す）の出力とのいずれかを信号３１７の値に従つ
て選択してデコーダ３１２へ入力するマルチプレ
クサ、３１５は検査用マイクロアドレスカウンタ
（以下MACBと記す）、３１６はその出力信号で
ある。３１７は、CPU３００を通常の動作状態
に置くか、検査状態に置くかを指定する制御信
号、３１８は、３１５が特定の値にあるときON
となる信号、３１９はCMAのためのマイクロア
ドレスカウンタ３０８（以下MACAと記す）の
内容を１だけ増加する動作を指令する信号であ
る。３２０は、信号３１１，３１７，３１８から
信号３１９を生成する論理回路である。 第３図は、第２図のMACB３１５と論理回路
３２０の具体的な回路の一例を示すものである。
第３図の４１１及び４１５〜４１９は第２図の３
１１及び３１５〜３１９にそれぞれ対応する。４
１５はＤダイプのフリツプフロツプで、反転出力
信号４１８がＤ入力印加されているため、クロツ
ク入力４００がONとなるたびに、０と１の値を
交互に取る。即ち１ビツトのカウンタとして動作
する。信号４１７が０、即ちOFF状態である
と、フリツプフロツプ４１５はリセツトされた状
態のままで、信号４１６及び４１８は変動しな
い。また、信号４１８は信号４１９へ影響せず、
信号４１１の値が信号４１９へそのまま伝達され
る。信号４１７が１即ちON状態である場合は、
フリツプフロツプ４１５はクロツク信号４００が
ONとなるたびに出力を反転し、また、信号４１
１は信号４１９には影響せず信号４１８が信号４
１９へ伝達される。 第２図の装置は、信号３１７がONであるか、
OFFであるかによつて、二つの異なつた動作モ
ードを持つ。まず、信号３１７がOFFである場
合について説明する。信号３１７がOFFである
と、マルチプレクサ３１３はCMA３０９の出力
を選択してデコーダ３１２へ入力する状態とな
る。また論理回路３２０は、信号３１１の値を信
号３１９に伝達する。従つて第２図の装置は、第
１図の装置と同一の動作をする。 次に信号３１７がON状態の場合の動作につい
て説明する。信号３１７がONであると、マルチ
プレクサ３１３はCMB３１４の出力を選択して
デコーダ３１２へ入力する状態となる。また論理
回路３２０は信号３１８を信号３１９へ伝達する
状態となる。従つて、第２図の装置はCMB３１
４に格納されているマイクプログラムに従つて動
作を行なう。CMB３１４は２語で構成され、ア
ドレスは０と１のみを持つ。MACB３１５は１
ビツトのカウンタとして動作し、信号３１６は０
と１の値を交互に取る。従つてCMB３１４のア
ドレス０番地と１番地の内容が交互に読み出さ
れ、繰返し実行される。CMB３１４に書かれる
プログラムとして表２の例で更に詳しく動作を説
明する。
第１図の装置により主記憶装置１０１に格納され
ている機械語プログラムをエミユレートするプロ
グラムの一例を示すものである。第１図の装置が
機械語のエミユレーシヨンを開始する場合、最初
にMAC１０８の値は０になり、制御記憶１０９
のアドレス０番地即ち表１の１行目のマイクロ命
令が読み出され、デコーダ１１２に入力される。
デコーダの出力信号により、IC１０３及びRALU
１０４が制御され、IC１０３の内容はバス１０
５を経由してRALU１０４に入力され、１を加算
する演出が施され、結果が再びバス１０５を経由
してIC１０３に格納される。同時に信号１１１
がONとなり、MAC１０８の内容も１だけ増加す
る。これにより、MAC１０８の値は１となり、
制御記憶のアドレス１番地、即ち表１の２行目の
マイクロ命令が実行される。２行目のIC→MAR
なるマイクロ命令が実行されると、IC１０３の
内容がバス１０５を経由して、MAR１０２へ転
送されると同時にMAC１０８の内容も１だけ増
加し２となる。次に表１の３行目のマイクロ命令
が実行されると、MAR１０２の内容が主記憶装
置１０１にアドレスとして入力され、対応するア
ドレスの内容が主記憶装置１０１からバス１０５
を経由してIR１０６へ格納される。即ち主記憶
装置１０１内の機械語命令がIR１０６へ読み出
されたことになる。IR１０６の内容はPLA１０
７に入力され、その機械語命令に対応するマイク
ロプログラムルーチンの先頭アドレスがPLAか
ら出力される。 ここで、例えばIR１０６に格納されている機
械語命令が、RLAU１０４内のレジスタ１
（R1）の内容を主記憶アドレスとして、同じく
RALU１０４内のレジスタ０（R0）に保持され
ているデータを主記憶装置１０１に書き込む命令
であつたとすると、PLA１０７の出力の値は100
となる。表１の４行目のマイクロ命令が実行され
ると信号１１０がONとなり、PLA１０７の出力
がMAC１０８に格納される。即ちMAC１０８の
値は100となる。これにより次に制御記憶１０９
のアドレス100番地の内容、R1→MARなるマイ
クロ命令が読み出され、レジスタ１の内容が
MAR１０２に転送される。次に制御記憶部１０
９のアドレス101番地の内容が読み出され、レジ
スタ０の内容が主記憶装置１０１へ転送される。
これでIR１０６に格納されている機械語命令の
エミユレーシヨンは完了したことになる。 次に制御記憶部１０９のアドレス102番地の内
容が実行されると、MAC１０８の値は再び０に
なり、アドレス０番地のマイクロ命令の実行が始
まり、主記憶装置１０１内の次の番地の機械語命
令の読み出しが開始される。 第１図のような装置を製作し検査する場合、制
御記憶部１０９の内容が正しく格納されているか
否かを調べる必要がある。しかし、制御記憶部１
０９の内容をCPUチツプ外部から直接読み出す
ことはできないため、制御記憶部１０９に書かれ
ているマイクロプログラフをすべて動作させてみ
る必要がある。従つて、制御記憶部１０９内のマ
イクロプログラムルーチンを駆動するすべての機
械語をエミユレートさせることが必要となり、検
査プログラムが複雑になり、検査時間も長時間を
要する。 本発明はこのような欠点を解消するもので、
LSIで構成されるマイクロコンピユータの検査を
簡単でかつ高速に行なうことを可能にするマイク
ロコンピユータを提供するものである。 第２図は本発明によるマイクロプログラム制御
方式の電子計算機の一例である。図中の３０１〜
３１１は第１図の１０１〜１１１とそれぞれ同一
の機能を有するもので、その説明は省く。３１２
はマイクロ命令デコーダ、３１３はエミユレーシ
ヨン用の制御記憶部３０９（以下CMAと記す）
と検査用の制御記憶部３１４（以下CMBと記
す）の出力とのいずれかを信号３１７の値に従つ
て選択してデコーダ３１２へ入力するマルチプレ
クサ、３１５は検査用マイクロアドレスカウンタ
（以下MACBと記す）、３１６はその出力信号で
ある。３１７は、CPU３００を通常の動作状態
に置くか、検査状態に置くかを指定する制御信
号、３１８は、３１５が特定の値にあるときON
となる信号、３１９はCMAのためのマイクロア
ドレスカウンタ３０８（以下MACAと記す）の
内容を１だけ増加する動作を指令する信号であ
る。３２０は、信号３１１，３１７，３１８から
信号３１９を生成する論理回路である。 第３図は、第２図のMACB３１５と論理回路
３２０の具体的な回路の一例を示すものである。
第３図の４１１及び４１５〜４１９は第２図の３
１１及び３１５〜３１９にそれぞれ対応する。４
１５はＤダイプのフリツプフロツプで、反転出力
信号４１８がＤ入力印加されているため、クロツ
ク入力４００がONとなるたびに、０と１の値を
交互に取る。即ち１ビツトのカウンタとして動作
する。信号４１７が０、即ちOFF状態である
と、フリツプフロツプ４１５はリセツトされた状
態のままで、信号４１６及び４１８は変動しな
い。また、信号４１８は信号４１９へ影響せず、
信号４１１の値が信号４１９へそのまま伝達され
る。信号４１７が１即ちON状態である場合は、
フリツプフロツプ４１５はクロツク信号４００が
ONとなるたびに出力を反転し、また、信号４１
１は信号４１９には影響せず信号４１８が信号４
１９へ伝達される。 第２図の装置は、信号３１７がONであるか、
OFFであるかによつて、二つの異なつた動作モ
ードを持つ。まず、信号３１７がOFFである場
合について説明する。信号３１７がOFFである
と、マルチプレクサ３１３はCMA３０９の出力
を選択してデコーダ３１２へ入力する状態とな
る。また論理回路３２０は、信号３１１の値を信
号３１９に伝達する。従つて第２図の装置は、第
１図の装置と同一の動作をする。 次に信号３１７がON状態の場合の動作につい
て説明する。信号３１７がONであると、マルチ
プレクサ３１３はCMB３１４の出力を選択して
デコーダ３１２へ入力する状態となる。また論理
回路３２０は信号３１８を信号３１９へ伝達する
状態となる。従つて、第２図の装置はCMB３１
４に格納されているマイクプログラムに従つて動
作を行なう。CMB３１４は２語で構成され、ア
ドレスは０と１のみを持つ。MACB３１５は１
ビツトのカウンタとして動作し、信号３１６は０
と１の値を交互に取る。従つてCMB３１４のア
ドレス０番地と１番地の内容が交互に読み出さ
れ、繰返し実行される。CMB３１４に書かれる
プログラムとして表２の例で更に詳しく動作を説
明する。
【表】
MACB３１５の値が０となり、CMB３１４の
０番地即ち、表２の１行目のマイクロ命令が読み
出され、実行されると、MAR３０２の内容が、
１だけ増加する。次にCMB３１４の１番地即
ち、表２の２行目のマイクロ命令が実行される
と、CMA３０９の内容が読み出され、バス３０
５を経由して主記憶装置３０１へ格納される。格
納される主記憶アドレスはMAR３０２の内容に
より定まる。またこのときCMA３０９から読み
出される値は、MACA３０８に保持されている
アドレスの内容である。 第３図の信号４１９が１となるのは、信号４１
６が０のときであるから、CMB３１４の０番地
が読み出されるときに、信号３１９がONとな
り、MACA３０８は１だけ増加する。従つて、
CMB３１４の０番地と１番地の２つのマイクロ
命令を１回ずつ実行するたびに、MACA３０８
は１だけ増加し、MAR３０２の内容も１だけ増
加する。従つてこの動作を繰り返すことにより、
主記憶装置３０１の連続したアドレスへ、制御記
憶部３０９の連続したアドレスの内容が次々と格
納される。 以上のように、本発明の方式を用いることによ
り、制御記憶部の内容を簡単且つ高速に、CPU
の外部へ出力することができ、検査時間も短縮さ
れる。本発明は、２つの制御記憶部と、２つの制
御記憶アドレスカウンタとを備え、一方の制御記
憶部とアドレスカウンタとでマイクロ命令をデコ
ーダに供給し、他方の制御記憶部及び他方のアド
レスカウンタをCPUの制御から開放し、他方の
アドレスカウンタを、他方の制御記憶部の読み出
しカウンタとして動作させ、他方の制御記憶部を
データの供給源として機能させ得ることにより、
制御記憶部の内容をCPUの外部へ出力する方式
を提供するものである。上述の実施例では説明の
簡単のために、検査用のマイクロプログラムが格
納されている制御記憶の語数を２語とし、その制
御記憶部のアドレスカウンタのビツト幅は１ビツ
トとしたが、両制御記憶の語数及び両アドレスカ
ウンタのビツト幅に制限のないことは明らかであ
る。
０番地即ち、表２の１行目のマイクロ命令が読み
出され、実行されると、MAR３０２の内容が、
１だけ増加する。次にCMB３１４の１番地即
ち、表２の２行目のマイクロ命令が実行される
と、CMA３０９の内容が読み出され、バス３０
５を経由して主記憶装置３０１へ格納される。格
納される主記憶アドレスはMAR３０２の内容に
より定まる。またこのときCMA３０９から読み
出される値は、MACA３０８に保持されている
アドレスの内容である。 第３図の信号４１９が１となるのは、信号４１
６が０のときであるから、CMB３１４の０番地
が読み出されるときに、信号３１９がONとな
り、MACA３０８は１だけ増加する。従つて、
CMB３１４の０番地と１番地の２つのマイクロ
命令を１回ずつ実行するたびに、MACA３０８
は１だけ増加し、MAR３０２の内容も１だけ増
加する。従つてこの動作を繰り返すことにより、
主記憶装置３０１の連続したアドレスへ、制御記
憶部３０９の連続したアドレスの内容が次々と格
納される。 以上のように、本発明の方式を用いることによ
り、制御記憶部の内容を簡単且つ高速に、CPU
の外部へ出力することができ、検査時間も短縮さ
れる。本発明は、２つの制御記憶部と、２つの制
御記憶アドレスカウンタとを備え、一方の制御記
憶部とアドレスカウンタとでマイクロ命令をデコ
ーダに供給し、他方の制御記憶部及び他方のアド
レスカウンタをCPUの制御から開放し、他方の
アドレスカウンタを、他方の制御記憶部の読み出
しカウンタとして動作させ、他方の制御記憶部を
データの供給源として機能させ得ることにより、
制御記憶部の内容をCPUの外部へ出力する方式
を提供するものである。上述の実施例では説明の
簡単のために、検査用のマイクロプログラムが格
納されている制御記憶の語数を２語とし、その制
御記憶部のアドレスカウンタのビツト幅は１ビツ
トとしたが、両制御記憶の語数及び両アドレスカ
ウンタのビツト幅に制限のないことは明らかであ
る。
第１図は従来のマイクロプログラム方式の電子
計算機の一例を示すブロツク図、第２図は本発明
の一実施例におけるコンピユータのブロツク図、
第３図は、その一部の具体構成例を示すブロツク
図である。 ３０１……主記憶装置、３０２……主記憶アド
レスレジスタ、３０３……命令カウンタ、３０４
……汎用レジスタ及び演算器、３０５……バス、
３０６……命令レジスタ、３０７……プログラマ
ブルロジツクアレイ、３０８……マイクロアドレ
スカウンタ、３０９……エミユレーシヨン用制御
記憶部、３１２……マイクロ命令デコーダ、３１
３……マルチプレクサ、３１４……検査用制御記
憶部、３１５……マイクロアドレスカウンタ、３
２０……論理回路、４１５……フリツプフロツ
プ。
計算機の一例を示すブロツク図、第２図は本発明
の一実施例におけるコンピユータのブロツク図、
第３図は、その一部の具体構成例を示すブロツク
図である。 ３０１……主記憶装置、３０２……主記憶アド
レスレジスタ、３０３……命令カウンタ、３０４
……汎用レジスタ及び演算器、３０５……バス、
３０６……命令レジスタ、３０７……プログラマ
ブルロジツクアレイ、３０８……マイクロアドレ
スカウンタ、３０９……エミユレーシヨン用制御
記憶部、３１２……マイクロ命令デコーダ、３１
３……マルチプレクサ、３１４……検査用制御記
憶部、３１５……マイクロアドレスカウンタ、３
２０……論理回路、４１５……フリツプフロツ
プ。
Claims (1)
- １ 第１のカウンタと、該カウンタをアドレス入
力とする第１の制御記憶部と、第２のカウンタ
と、該カウンタをアドレス入力とする第２の制御
記憶部と、第１と第２の制御記憶部の出力を選択
してデコーダへ入力する選択器と、該選択器の選
択動作を制御する第１の信号、第２のカウンタの
値が特定の値となつたことを示す第２の信号およ
びデコーダから出力される第３の信号により第１
のカウンタの増加を指令する第４の信号を生成す
る論理回路とを備え、第１の制御記憶部の出力を
デコーダに入力する第１のモードと、第２の制御
記憶部の出力をデコーダに入力する第２のモード
を持ち、第２のモードで動作することにより、第
１の制御記憶部の内容をチツプの外部へ出力する
ことを特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070509A JPS57185543A (en) | 1981-05-11 | 1981-05-11 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070509A JPS57185543A (en) | 1981-05-11 | 1981-05-11 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185543A JPS57185543A (en) | 1982-11-15 |
| JPS6230453B2 true JPS6230453B2 (ja) | 1987-07-02 |
Family
ID=13433565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56070509A Granted JPS57185543A (en) | 1981-05-11 | 1981-05-11 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252347A (ja) * | 1989-03-27 | 1990-10-11 | Canon Inc | 自動発呼方式 |
| JPH0654360A (ja) * | 1992-07-28 | 1994-02-25 | Nitsuko Corp | ボタン電話装置 |
| JPH0927849A (ja) * | 1996-04-18 | 1997-01-28 | Sony Corp | 通信端末装置 |
-
1981
- 1981-05-11 JP JP56070509A patent/JPS57185543A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252347A (ja) * | 1989-03-27 | 1990-10-11 | Canon Inc | 自動発呼方式 |
| JPH0654360A (ja) * | 1992-07-28 | 1994-02-25 | Nitsuko Corp | ボタン電話装置 |
| JPH0927849A (ja) * | 1996-04-18 | 1997-01-28 | Sony Corp | 通信端末装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185543A (en) | 1982-11-15 |
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