JPS6230453B2 - - Google Patents
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- JPS6230453B2 JPS6230453B2 JP56070509A JP7050981A JPS6230453B2 JP S6230453 B2 JPS6230453 B2 JP S6230453B2 JP 56070509 A JP56070509 A JP 56070509A JP 7050981 A JP7050981 A JP 7050981A JP S6230453 B2 JPS6230453 B2 JP S6230453B2
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- 238000010586 diagram Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 235000000421 Lepidium meyenii Nutrition 0.000 description 3
- 235000012902 lepidium meyenii Nutrition 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
本発明は電子計算機に関する。更に詳しくは、
簡単かつ高速な検査を可能としたマイクロプログ
ラム制御方式のマイクロコンピユータに関する。 マイクロコンピユータは、一個または複数個の
LSIで構成される電子計算機であるが、LSIのチ
ツプ内の任意の信号を観測することは困難であ
り、かつ、パツケージの端子数は限られているた
め、外部からLSIの内部が正確に作られているか
否かを検査する作業は複雑となる。また検査時間
の長短は、LSIの価格に大きく影響する。 第1図は、従来のマイクロプログラム方式の電
子計算機の一例を示すもので図中、100は
CPU、101は機械語及びデータを格納する主
記憶装置、102は主記憶アドレスレジスタ(以
下MARと記す)、103は命令カウンタ(以下IC
と記す)、104は汎用レジスタ及び演算器(以
下RALUと記す)である。105は主記憶装置1
01、MAR102、IC103、RALU104及
び命令レジスタ106(以下IRと記す)を結合
するバスである。107はプログラマブルロジツ
クアレイ(以下PLAと記す)、108はマイクロ
アドレスカウンタ(以下MACと記す)、109は
制御記憶部、110,111は、マイクロ命令デ
コーダ112の出力信号の一部であり、110は
PLA107の出力をMAC108へ格納する動作
を指令する信号、111はMAC108の内容を
1だけ増加する動作の指令信号である。第1図の
装置の動作を表1に示したプログラムに従つて説
明する。
簡単かつ高速な検査を可能としたマイクロプログ
ラム制御方式のマイクロコンピユータに関する。 マイクロコンピユータは、一個または複数個の
LSIで構成される電子計算機であるが、LSIのチ
ツプ内の任意の信号を観測することは困難であ
り、かつ、パツケージの端子数は限られているた
め、外部からLSIの内部が正確に作られているか
否かを検査する作業は複雑となる。また検査時間
の長短は、LSIの価格に大きく影響する。 第1図は、従来のマイクロプログラム方式の電
子計算機の一例を示すもので図中、100は
CPU、101は機械語及びデータを格納する主
記憶装置、102は主記憶アドレスレジスタ(以
下MARと記す)、103は命令カウンタ(以下IC
と記す)、104は汎用レジスタ及び演算器(以
下RALUと記す)である。105は主記憶装置1
01、MAR102、IC103、RALU104及
び命令レジスタ106(以下IRと記す)を結合
するバスである。107はプログラマブルロジツ
クアレイ(以下PLAと記す)、108はマイクロ
アドレスカウンタ(以下MACと記す)、109は
制御記憶部、110,111は、マイクロ命令デ
コーダ112の出力信号の一部であり、110は
PLA107の出力をMAC108へ格納する動作
を指令する信号、111はMAC108の内容を
1だけ増加する動作の指令信号である。第1図の
装置の動作を表1に示したプログラムに従つて説
明する。
【表】
【表】
表1は、第4図の制御記憶109に格納され、
第1図の装置により主記憶装置101に格納され
ている機械語プログラムをエミユレートするプロ
グラムの一例を示すものである。第1図の装置が
機械語のエミユレーシヨンを開始する場合、最初
にMAC108の値は0になり、制御記憶109
のアドレス0番地即ち表1の1行目のマイクロ命
令が読み出され、デコーダ112に入力される。
デコーダの出力信号により、IC103及びRALU
104が制御され、IC103の内容はバス10
5を経由してRALU104に入力され、1を加算
する演出が施され、結果が再びバス105を経由
してIC103に格納される。同時に信号111
がONとなり、MAC108の内容も1だけ増加す
る。これにより、MAC108の値は1となり、
制御記憶のアドレス1番地、即ち表1の2行目の
マイクロ命令が実行される。2行目のIC→MAR
なるマイクロ命令が実行されると、IC103の
内容がバス105を経由して、MAR102へ転
送されると同時にMAC108の内容も1だけ増
加し2となる。次に表1の3行目のマイクロ命令
が実行されると、MAR102の内容が主記憶装
置101にアドレスとして入力され、対応するア
ドレスの内容が主記憶装置101からバス105
を経由してIR106へ格納される。即ち主記憶
装置101内の機械語命令がIR106へ読み出
されたことになる。IR106の内容はPLA10
7に入力され、その機械語命令に対応するマイク
ロプログラムルーチンの先頭アドレスがPLAか
ら出力される。 ここで、例えばIR106に格納されている機
械語命令が、RLAU104内のレジスタ1
(R1)の内容を主記憶アドレスとして、同じく
RALU104内のレジスタ0(R0)に保持され
ているデータを主記憶装置101に書き込む命令
であつたとすると、PLA107の出力の値は100
となる。表1の4行目のマイクロ命令が実行され
ると信号110がONとなり、PLA107の出力
がMAC108に格納される。即ちMAC108の
値は100となる。これにより次に制御記憶109
のアドレス100番地の内容、R1→MARなるマイ
クロ命令が読み出され、レジスタ1の内容が
MAR102に転送される。次に制御記憶部10
9のアドレス101番地の内容が読み出され、レジ
スタ0の内容が主記憶装置101へ転送される。
これでIR106に格納されている機械語命令の
エミユレーシヨンは完了したことになる。 次に制御記憶部109のアドレス102番地の内
容が実行されると、MAC108の値は再び0に
なり、アドレス0番地のマイクロ命令の実行が始
まり、主記憶装置101内の次の番地の機械語命
令の読み出しが開始される。 第1図のような装置を製作し検査する場合、制
御記憶部109の内容が正しく格納されているか
否かを調べる必要がある。しかし、制御記憶部1
09の内容をCPUチツプ外部から直接読み出す
ことはできないため、制御記憶部109に書かれ
ているマイクロプログラフをすべて動作させてみ
る必要がある。従つて、制御記憶部109内のマ
イクロプログラムルーチンを駆動するすべての機
械語をエミユレートさせることが必要となり、検
査プログラムが複雑になり、検査時間も長時間を
要する。 本発明はこのような欠点を解消するもので、
LSIで構成されるマイクロコンピユータの検査を
簡単でかつ高速に行なうことを可能にするマイク
ロコンピユータを提供するものである。 第2図は本発明によるマイクロプログラム制御
方式の電子計算機の一例である。図中の301〜
311は第1図の101〜111とそれぞれ同一
の機能を有するもので、その説明は省く。312
はマイクロ命令デコーダ、313はエミユレーシ
ヨン用の制御記憶部309(以下CMAと記す)
と検査用の制御記憶部314(以下CMBと記
す)の出力とのいずれかを信号317の値に従つ
て選択してデコーダ312へ入力するマルチプレ
クサ、315は検査用マイクロアドレスカウンタ
(以下MACBと記す)、316はその出力信号で
ある。317は、CPU300を通常の動作状態
に置くか、検査状態に置くかを指定する制御信
号、318は、315が特定の値にあるときON
となる信号、319はCMAのためのマイクロア
ドレスカウンタ308(以下MACAと記す)の
内容を1だけ増加する動作を指令する信号であ
る。320は、信号311,317,318から
信号319を生成する論理回路である。 第3図は、第2図のMACB315と論理回路
320の具体的な回路の一例を示すものである。
第3図の411及び415〜419は第2図の3
11及び315〜319にそれぞれ対応する。4
15はDダイプのフリツプフロツプで、反転出力
信号418がD入力印加されているため、クロツ
ク入力400がONとなるたびに、0と1の値を
交互に取る。即ち1ビツトのカウンタとして動作
する。信号417が0、即ちOFF状態である
と、フリツプフロツプ415はリセツトされた状
態のままで、信号416及び418は変動しな
い。また、信号418は信号419へ影響せず、
信号411の値が信号419へそのまま伝達され
る。信号417が1即ちON状態である場合は、
フリツプフロツプ415はクロツク信号400が
ONとなるたびに出力を反転し、また、信号41
1は信号419には影響せず信号418が信号4
19へ伝達される。 第2図の装置は、信号317がONであるか、
OFFであるかによつて、二つの異なつた動作モ
ードを持つ。まず、信号317がOFFである場
合について説明する。信号317がOFFである
と、マルチプレクサ313はCMA309の出力
を選択してデコーダ312へ入力する状態とな
る。また論理回路320は、信号311の値を信
号319に伝達する。従つて第2図の装置は、第
1図の装置と同一の動作をする。 次に信号317がON状態の場合の動作につい
て説明する。信号317がONであると、マルチ
プレクサ313はCMB314の出力を選択して
デコーダ312へ入力する状態となる。また論理
回路320は信号318を信号319へ伝達する
状態となる。従つて、第2図の装置はCMB31
4に格納されているマイクプログラムに従つて動
作を行なう。CMB314は2語で構成され、ア
ドレスは0と1のみを持つ。MACB315は1
ビツトのカウンタとして動作し、信号316は0
と1の値を交互に取る。従つてCMB314のア
ドレス0番地と1番地の内容が交互に読み出さ
れ、繰返し実行される。CMB314に書かれる
プログラムとして表2の例で更に詳しく動作を説
明する。
第1図の装置により主記憶装置101に格納され
ている機械語プログラムをエミユレートするプロ
グラムの一例を示すものである。第1図の装置が
機械語のエミユレーシヨンを開始する場合、最初
にMAC108の値は0になり、制御記憶109
のアドレス0番地即ち表1の1行目のマイクロ命
令が読み出され、デコーダ112に入力される。
デコーダの出力信号により、IC103及びRALU
104が制御され、IC103の内容はバス10
5を経由してRALU104に入力され、1を加算
する演出が施され、結果が再びバス105を経由
してIC103に格納される。同時に信号111
がONとなり、MAC108の内容も1だけ増加す
る。これにより、MAC108の値は1となり、
制御記憶のアドレス1番地、即ち表1の2行目の
マイクロ命令が実行される。2行目のIC→MAR
なるマイクロ命令が実行されると、IC103の
内容がバス105を経由して、MAR102へ転
送されると同時にMAC108の内容も1だけ増
加し2となる。次に表1の3行目のマイクロ命令
が実行されると、MAR102の内容が主記憶装
置101にアドレスとして入力され、対応するア
ドレスの内容が主記憶装置101からバス105
を経由してIR106へ格納される。即ち主記憶
装置101内の機械語命令がIR106へ読み出
されたことになる。IR106の内容はPLA10
7に入力され、その機械語命令に対応するマイク
ロプログラムルーチンの先頭アドレスがPLAか
ら出力される。 ここで、例えばIR106に格納されている機
械語命令が、RLAU104内のレジスタ1
(R1)の内容を主記憶アドレスとして、同じく
RALU104内のレジスタ0(R0)に保持され
ているデータを主記憶装置101に書き込む命令
であつたとすると、PLA107の出力の値は100
となる。表1の4行目のマイクロ命令が実行され
ると信号110がONとなり、PLA107の出力
がMAC108に格納される。即ちMAC108の
値は100となる。これにより次に制御記憶109
のアドレス100番地の内容、R1→MARなるマイ
クロ命令が読み出され、レジスタ1の内容が
MAR102に転送される。次に制御記憶部10
9のアドレス101番地の内容が読み出され、レジ
スタ0の内容が主記憶装置101へ転送される。
これでIR106に格納されている機械語命令の
エミユレーシヨンは完了したことになる。 次に制御記憶部109のアドレス102番地の内
容が実行されると、MAC108の値は再び0に
なり、アドレス0番地のマイクロ命令の実行が始
まり、主記憶装置101内の次の番地の機械語命
令の読み出しが開始される。 第1図のような装置を製作し検査する場合、制
御記憶部109の内容が正しく格納されているか
否かを調べる必要がある。しかし、制御記憶部1
09の内容をCPUチツプ外部から直接読み出す
ことはできないため、制御記憶部109に書かれ
ているマイクロプログラフをすべて動作させてみ
る必要がある。従つて、制御記憶部109内のマ
イクロプログラムルーチンを駆動するすべての機
械語をエミユレートさせることが必要となり、検
査プログラムが複雑になり、検査時間も長時間を
要する。 本発明はこのような欠点を解消するもので、
LSIで構成されるマイクロコンピユータの検査を
簡単でかつ高速に行なうことを可能にするマイク
ロコンピユータを提供するものである。 第2図は本発明によるマイクロプログラム制御
方式の電子計算機の一例である。図中の301〜
311は第1図の101〜111とそれぞれ同一
の機能を有するもので、その説明は省く。312
はマイクロ命令デコーダ、313はエミユレーシ
ヨン用の制御記憶部309(以下CMAと記す)
と検査用の制御記憶部314(以下CMBと記
す)の出力とのいずれかを信号317の値に従つ
て選択してデコーダ312へ入力するマルチプレ
クサ、315は検査用マイクロアドレスカウンタ
(以下MACBと記す)、316はその出力信号で
ある。317は、CPU300を通常の動作状態
に置くか、検査状態に置くかを指定する制御信
号、318は、315が特定の値にあるときON
となる信号、319はCMAのためのマイクロア
ドレスカウンタ308(以下MACAと記す)の
内容を1だけ増加する動作を指令する信号であ
る。320は、信号311,317,318から
信号319を生成する論理回路である。 第3図は、第2図のMACB315と論理回路
320の具体的な回路の一例を示すものである。
第3図の411及び415〜419は第2図の3
11及び315〜319にそれぞれ対応する。4
15はDダイプのフリツプフロツプで、反転出力
信号418がD入力印加されているため、クロツ
ク入力400がONとなるたびに、0と1の値を
交互に取る。即ち1ビツトのカウンタとして動作
する。信号417が0、即ちOFF状態である
と、フリツプフロツプ415はリセツトされた状
態のままで、信号416及び418は変動しな
い。また、信号418は信号419へ影響せず、
信号411の値が信号419へそのまま伝達され
る。信号417が1即ちON状態である場合は、
フリツプフロツプ415はクロツク信号400が
ONとなるたびに出力を反転し、また、信号41
1は信号419には影響せず信号418が信号4
19へ伝達される。 第2図の装置は、信号317がONであるか、
OFFであるかによつて、二つの異なつた動作モ
ードを持つ。まず、信号317がOFFである場
合について説明する。信号317がOFFである
と、マルチプレクサ313はCMA309の出力
を選択してデコーダ312へ入力する状態とな
る。また論理回路320は、信号311の値を信
号319に伝達する。従つて第2図の装置は、第
1図の装置と同一の動作をする。 次に信号317がON状態の場合の動作につい
て説明する。信号317がONであると、マルチ
プレクサ313はCMB314の出力を選択して
デコーダ312へ入力する状態となる。また論理
回路320は信号318を信号319へ伝達する
状態となる。従つて、第2図の装置はCMB31
4に格納されているマイクプログラムに従つて動
作を行なう。CMB314は2語で構成され、ア
ドレスは0と1のみを持つ。MACB315は1
ビツトのカウンタとして動作し、信号316は0
と1の値を交互に取る。従つてCMB314のア
ドレス0番地と1番地の内容が交互に読み出さ
れ、繰返し実行される。CMB314に書かれる
プログラムとして表2の例で更に詳しく動作を説
明する。
【表】
MACB315の値が0となり、CMB314の
0番地即ち、表2の1行目のマイクロ命令が読み
出され、実行されると、MAR302の内容が、
1だけ増加する。次にCMB314の1番地即
ち、表2の2行目のマイクロ命令が実行される
と、CMA309の内容が読み出され、バス30
5を経由して主記憶装置301へ格納される。格
納される主記憶アドレスはMAR302の内容に
より定まる。またこのときCMA309から読み
出される値は、MACA308に保持されている
アドレスの内容である。 第3図の信号419が1となるのは、信号41
6が0のときであるから、CMB314の0番地
が読み出されるときに、信号319がONとな
り、MACA308は1だけ増加する。従つて、
CMB314の0番地と1番地の2つのマイクロ
命令を1回ずつ実行するたびに、MACA308
は1だけ増加し、MAR302の内容も1だけ増
加する。従つてこの動作を繰り返すことにより、
主記憶装置301の連続したアドレスへ、制御記
憶部309の連続したアドレスの内容が次々と格
納される。 以上のように、本発明の方式を用いることによ
り、制御記憶部の内容を簡単且つ高速に、CPU
の外部へ出力することができ、検査時間も短縮さ
れる。本発明は、2つの制御記憶部と、2つの制
御記憶アドレスカウンタとを備え、一方の制御記
憶部とアドレスカウンタとでマイクロ命令をデコ
ーダに供給し、他方の制御記憶部及び他方のアド
レスカウンタをCPUの制御から開放し、他方の
アドレスカウンタを、他方の制御記憶部の読み出
しカウンタとして動作させ、他方の制御記憶部を
データの供給源として機能させ得ることにより、
制御記憶部の内容をCPUの外部へ出力する方式
を提供するものである。上述の実施例では説明の
簡単のために、検査用のマイクロプログラムが格
納されている制御記憶の語数を2語とし、その制
御記憶部のアドレスカウンタのビツト幅は1ビツ
トとしたが、両制御記憶の語数及び両アドレスカ
ウンタのビツト幅に制限のないことは明らかであ
る。
0番地即ち、表2の1行目のマイクロ命令が読み
出され、実行されると、MAR302の内容が、
1だけ増加する。次にCMB314の1番地即
ち、表2の2行目のマイクロ命令が実行される
と、CMA309の内容が読み出され、バス30
5を経由して主記憶装置301へ格納される。格
納される主記憶アドレスはMAR302の内容に
より定まる。またこのときCMA309から読み
出される値は、MACA308に保持されている
アドレスの内容である。 第3図の信号419が1となるのは、信号41
6が0のときであるから、CMB314の0番地
が読み出されるときに、信号319がONとな
り、MACA308は1だけ増加する。従つて、
CMB314の0番地と1番地の2つのマイクロ
命令を1回ずつ実行するたびに、MACA308
は1だけ増加し、MAR302の内容も1だけ増
加する。従つてこの動作を繰り返すことにより、
主記憶装置301の連続したアドレスへ、制御記
憶部309の連続したアドレスの内容が次々と格
納される。 以上のように、本発明の方式を用いることによ
り、制御記憶部の内容を簡単且つ高速に、CPU
の外部へ出力することができ、検査時間も短縮さ
れる。本発明は、2つの制御記憶部と、2つの制
御記憶アドレスカウンタとを備え、一方の制御記
憶部とアドレスカウンタとでマイクロ命令をデコ
ーダに供給し、他方の制御記憶部及び他方のアド
レスカウンタをCPUの制御から開放し、他方の
アドレスカウンタを、他方の制御記憶部の読み出
しカウンタとして動作させ、他方の制御記憶部を
データの供給源として機能させ得ることにより、
制御記憶部の内容をCPUの外部へ出力する方式
を提供するものである。上述の実施例では説明の
簡単のために、検査用のマイクロプログラムが格
納されている制御記憶の語数を2語とし、その制
御記憶部のアドレスカウンタのビツト幅は1ビツ
トとしたが、両制御記憶の語数及び両アドレスカ
ウンタのビツト幅に制限のないことは明らかであ
る。
第1図は従来のマイクロプログラム方式の電子
計算機の一例を示すブロツク図、第2図は本発明
の一実施例におけるコンピユータのブロツク図、
第3図は、その一部の具体構成例を示すブロツク
図である。 301……主記憶装置、302……主記憶アド
レスレジスタ、303……命令カウンタ、304
……汎用レジスタ及び演算器、305……バス、
306……命令レジスタ、307……プログラマ
ブルロジツクアレイ、308……マイクロアドレ
スカウンタ、309……エミユレーシヨン用制御
記憶部、312……マイクロ命令デコーダ、31
3……マルチプレクサ、314……検査用制御記
憶部、315……マイクロアドレスカウンタ、3
20……論理回路、415……フリツプフロツ
プ。
計算機の一例を示すブロツク図、第2図は本発明
の一実施例におけるコンピユータのブロツク図、
第3図は、その一部の具体構成例を示すブロツク
図である。 301……主記憶装置、302……主記憶アド
レスレジスタ、303……命令カウンタ、304
……汎用レジスタ及び演算器、305……バス、
306……命令レジスタ、307……プログラマ
ブルロジツクアレイ、308……マイクロアドレ
スカウンタ、309……エミユレーシヨン用制御
記憶部、312……マイクロ命令デコーダ、31
3……マルチプレクサ、314……検査用制御記
憶部、315……マイクロアドレスカウンタ、3
20……論理回路、415……フリツプフロツ
プ。
Claims (1)
- 1 第1のカウンタと、該カウンタをアドレス入
力とする第1の制御記憶部と、第2のカウンタ
と、該カウンタをアドレス入力とする第2の制御
記憶部と、第1と第2の制御記憶部の出力を選択
してデコーダへ入力する選択器と、該選択器の選
択動作を制御する第1の信号、第2のカウンタの
値が特定の値となつたことを示す第2の信号およ
びデコーダから出力される第3の信号により第1
のカウンタの増加を指令する第4の信号を生成す
る論理回路とを備え、第1の制御記憶部の出力を
デコーダに入力する第1のモードと、第2の制御
記憶部の出力をデコーダに入力する第2のモード
を持ち、第2のモードで動作することにより、第
1の制御記憶部の内容をチツプの外部へ出力する
ことを特徴とするマイクロコンピユータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56070509A JPS57185543A (en) | 1981-05-11 | 1981-05-11 | Microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56070509A JPS57185543A (en) | 1981-05-11 | 1981-05-11 | Microcomputer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57185543A JPS57185543A (en) | 1982-11-15 |
JPS6230453B2 true JPS6230453B2 (ja) | 1987-07-02 |
Family
ID=13433565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56070509A Granted JPS57185543A (en) | 1981-05-11 | 1981-05-11 | Microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57185543A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252347A (ja) * | 1989-03-27 | 1990-10-11 | Canon Inc | 自動発呼方式 |
JPH0654360A (ja) * | 1992-07-28 | 1994-02-25 | Nitsuko Corp | ボタン電話装置 |
JPH0927849A (ja) * | 1996-04-18 | 1997-01-28 | Sony Corp | 通信端末装置 |
-
1981
- 1981-05-11 JP JP56070509A patent/JPS57185543A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252347A (ja) * | 1989-03-27 | 1990-10-11 | Canon Inc | 自動発呼方式 |
JPH0654360A (ja) * | 1992-07-28 | 1994-02-25 | Nitsuko Corp | ボタン電話装置 |
JPH0927849A (ja) * | 1996-04-18 | 1997-01-28 | Sony Corp | 通信端末装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS57185543A (en) | 1982-11-15 |
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