JPH04117529A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH04117529A JPH04117529A JP2237364A JP23736490A JPH04117529A JP H04117529 A JPH04117529 A JP H04117529A JP 2237364 A JP2237364 A JP 2237364A JP 23736490 A JP23736490 A JP 23736490A JP H04117529 A JPH04117529 A JP H04117529A
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- Japan
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- error
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- error correction
- microprogram
- control
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- 238000001514 detection method Methods 0.000 claims description 23
- 230000010365 information processing Effects 0.000 claims description 5
- 230000001629 suppression Effects 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Retry When Errors Occur (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のマイクロプログラム制御装置に
関し、特にエラー訂正機能付きのマイクロプログラム制
御装置に関する。
関し、特にエラー訂正機能付きのマイクロプログラム制
御装置に関する。
従来、エラー訂正機能を備えたマイクロプログラム制御
装置において、制御記憶装置から読み出されたマイクロ
命令語にエラーが発生している場合、同じ制御記憶装置
の1フイールドに割り付けられた誤り訂正符号にもとす
きマイクロ命令語のエラーを訂正し制御を遂行している
。
装置において、制御記憶装置から読み出されたマイクロ
命令語にエラーが発生している場合、同じ制御記憶装置
の1フイールドに割り付けられた誤り訂正符号にもとす
きマイクロ命令語のエラーを訂正し制御を遂行している
。
実際はエラーを検出した場合、マイクロプログラム制御
回路をホールド状態にする。マイクロプログラム制御装
置は、複数のマイクロプログラム制御記憶装置で制御す
ることにより、制御する部分までのデイレ−タイムを速
くすることができる。しかし制御記憶には、マイクロプ
ログラムと共に記憶されている誤り訂正符号があるため
、制御に使えるフィールドのビット数が少なくなる。
回路をホールド状態にする。マイクロプログラム制御装
置は、複数のマイクロプログラム制御記憶装置で制御す
ることにより、制御する部分までのデイレ−タイムを速
くすることができる。しかし制御記憶には、マイクロプ
ログラムと共に記憶されている誤り訂正符号があるため
、制御に使えるフィールドのビット数が少なくなる。
上述した従来の自動誤り訂正機能付きのマイクロプログ
ラム制御装置は、複数のマイクロプログラム制御記憶装
置で制御することにより制御する部分までのデイレ−タ
イムの速い制御記憶装置を使うことができる。しかし記
憶装置の1フイールドに誤り訂正符号が含まれているた
め、制御記憶のフィールドのビット数が少なくなり制御
に足りない場合は、別のマイクロプログラム制御記憶装
置の1フイールドを使うので、制御する部分までのデイ
レ−タイムが遅くなることがある。
ラム制御装置は、複数のマイクロプログラム制御記憶装
置で制御することにより制御する部分までのデイレ−タ
イムの速い制御記憶装置を使うことができる。しかし記
憶装置の1フイールドに誤り訂正符号が含まれているた
め、制御記憶のフィールドのビット数が少なくなり制御
に足りない場合は、別のマイクロプログラム制御記憶装
置の1フイールドを使うので、制御する部分までのデイ
レ−タイムが遅くなることがある。
また、誤り訂正符号部分の誤りによっても、パリティ−
エラーが検出される欠点がある。
エラーが検出される欠点がある。
本発明のマイクロプログラム制御装置は、マイクロプロ
グラムによって制御される情報処理装置において、マイ
クロプログラムをパリティ付きで構成し該パリティ付き
でマイクロプログラムを記憶している制御記憶装置と、
該制御記憶装置の誤り訂正符号を記憶している誤り訂正
符号記憶装置と、前記制御記憶装置から読み出されたマ
イクロ命令語からパリティでエラーを検出するエラー検
出回路と、該エラー検出回路がエラーを検出した時セッ
トされるエラー検出フラグと該エラー検出フラグにより
情報処理装置の機能の一部を一時停止させ、エラー訂正
回路を起動・制御しマイクロ命令語の訂正が終了すると
再び起動させる訂正制御手段を具備し、前記エラー訂正
回路はエラー検出されたマイクロ命令語のアドレスに対
応した誤り訂正符号を前記誤り訂正符号記憶装置から読
み出しエラー検出されたマイクロ命令語をエラー訂正し
て構成される。
グラムによって制御される情報処理装置において、マイ
クロプログラムをパリティ付きで構成し該パリティ付き
でマイクロプログラムを記憶している制御記憶装置と、
該制御記憶装置の誤り訂正符号を記憶している誤り訂正
符号記憶装置と、前記制御記憶装置から読み出されたマ
イクロ命令語からパリティでエラーを検出するエラー検
出回路と、該エラー検出回路がエラーを検出した時セッ
トされるエラー検出フラグと該エラー検出フラグにより
情報処理装置の機能の一部を一時停止させ、エラー訂正
回路を起動・制御しマイクロ命令語の訂正が終了すると
再び起動させる訂正制御手段を具備し、前記エラー訂正
回路はエラー検出されたマイクロ命令語のアドレスに対
応した誤り訂正符号を前記誤り訂正符号記憶装置から読
み出しエラー検出されたマイクロ命令語をエラー訂正し
て構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の構成を示すブロック図であ
る0本実施例は、演算回路19を備えるとともにこれと
同一構造で同期して作動する制御装置200・300と
、これらのプログラム制御装置の誤り訂正符号を記憶し
ている誤り訂正符号記憶装置4とで構成される。マイク
ロプログラム制御記憶アドレスレジスタ1は、制御記憶
装置3のアドレスレジスタで、制御記憶装置3から読出
されたマイクロ命令語のシーケンス制御フィールドのア
ドレスデータと、誤り検出されたマイクロ命令語のアド
レスが格納されている誤り訂正アドレスレジスタ5から
のアドレスデータおよびアドレスバッファ14からの再
スタートアドレスが、訂正制御回路10からのセレクト
信号によりセレクトされる。
る0本実施例は、演算回路19を備えるとともにこれと
同一構造で同期して作動する制御装置200・300と
、これらのプログラム制御装置の誤り訂正符号を記憶し
ている誤り訂正符号記憶装置4とで構成される。マイク
ロプログラム制御記憶アドレスレジスタ1は、制御記憶
装置3のアドレスレジスタで、制御記憶装置3から読出
されたマイクロ命令語のシーケンス制御フィールドのア
ドレスデータと、誤り検出されたマイクロ命令語のアド
レスが格納されている誤り訂正アドレスレジスタ5から
のアドレスデータおよびアドレスバッファ14からの再
スタートアドレスが、訂正制御回路10からのセレクト
信号によりセレクトされる。
誤り訂正記憶アドレスレジスタ2は誤り訂正符号記憶装
置のアドレスレジスタ、制御記憶装置3は演算回路19
を制御するマイクロ命令語を記憶しているアクセスタイ
ムの速い記憶装置、誤り訂正符号記憶装置4はマイクロ
プログラム制御装置100・200・300の誤り訂正
符号を記憶しているアクセスタイムの速い記憶装置、誤
り検出アドレスレジスタ5は読み出されたマイクロ命令
語のアドレスを格納するレジスタ、リードデータレジス
タ6は制御記憶袋W3から読み出されたマイクロ命令語
を格納するレジスタで、読み出されたマイクロ命令語と
エラー訂正されたマイクロ命令語とが訂正制御回路10
のセレクト信号によってセレクトされる。エラー検出回
路7は、制御記憶装置3から読み出されたマイクロ命令
語を高速にパリティエラー検出するとともにエラー検出
フラグをセットするエラー検出回路8はエラー検出フラ
グ生成回路である。リードレジスタ9は誤り訂正符号記
憶装置4から読み出された誤り訂正符号を格納するレジ
スタである。
置のアドレスレジスタ、制御記憶装置3は演算回路19
を制御するマイクロ命令語を記憶しているアクセスタイ
ムの速い記憶装置、誤り訂正符号記憶装置4はマイクロ
プログラム制御装置100・200・300の誤り訂正
符号を記憶しているアクセスタイムの速い記憶装置、誤
り検出アドレスレジスタ5は読み出されたマイクロ命令
語のアドレスを格納するレジスタ、リードデータレジス
タ6は制御記憶袋W3から読み出されたマイクロ命令語
を格納するレジスタで、読み出されたマイクロ命令語と
エラー訂正されたマイクロ命令語とが訂正制御回路10
のセレクト信号によってセレクトされる。エラー検出回
路7は、制御記憶装置3から読み出されたマイクロ命令
語を高速にパリティエラー検出するとともにエラー検出
フラグをセットするエラー検出回路8はエラー検出フラ
グ生成回路である。リードレジスタ9は誤り訂正符号記
憶装置4から読み出された誤り訂正符号を格納するレジ
スタである。
訂正制御回路10は、エラーフラグ生成回路8によりマ
イクロプログラム制御装置100と同期しているマイク
ロプログラム制御装置200・300や各制御装置に制
御されている特に速く停止させなければならない一部の
レジスタに強制ホールド信号を送出し、また特に速く動
かしたい一部のレジスタに強制スタート信号を送出し、
誤り訂正に関係しているセレクタにセレクタ信号を送出
する。
イクロプログラム制御装置100と同期しているマイク
ロプログラム制御装置200・300や各制御装置に制
御されている特に速く停止させなければならない一部の
レジスタに強制ホールド信号を送出し、また特に速く動
かしたい一部のレジスタに強制スタート信号を送出し、
誤り訂正に関係しているセレクタにセレクタ信号を送出
する。
マイクロ命令抑止回路11は誤り検出されたマイクロ命
令語を演算回路19に発信することを抑止する回路、誤
り訂正符号にもとすき誤りを訂正する回路であり13は
ライトイネーブル回路である。アドレスバッファ14は
、誤り検出フラグ8がセットされた時に、マイクロプロ
グラム制御記憶アドレスレジスタ2に格納されているア
ドレスを、訂正制御回路からの信号により格納するレジ
スタで、訂正が終了するまでホールドし、訂正が終了す
ると再スタートアドレスを送出する。
令語を演算回路19に発信することを抑止する回路、誤
り訂正符号にもとすき誤りを訂正する回路であり13は
ライトイネーブル回路である。アドレスバッファ14は
、誤り検出フラグ8がセットされた時に、マイクロプロ
グラム制御記憶アドレスレジスタ2に格納されているア
ドレスを、訂正制御回路からの信号により格納するレジ
スタで、訂正が終了するまでホールドし、訂正が終了す
ると再スタートアドレスを送出する。
例えば、制御記憶装置3から読み出されたマイクロ命令
語が、エラー検出回路7によりエラーが検出された場合
エラー検出フラグ生成回路8がセットされるとともにマ
イクロ命令語はリードデータレジスタ6に格納される。
語が、エラー検出回路7によりエラーが検出された場合
エラー検出フラグ生成回路8がセットされるとともにマ
イクロ命令語はリードデータレジスタ6に格納される。
訂正制御回路10はエラー検出フラグ生成回路8がセッ
トされることにより、マイクロプログラム制御装置10
0・200・300の各レジスタとマイクロプログラム
制御装置100・200・300に制御されている演算
回路の一部のレジスタに強制ホールド信号が発信され、
次に装置全体にホールド信号を発信させ各レジスタと演
算回路19と共にホールド状態になる。
トされることにより、マイクロプログラム制御装置10
0・200・300の各レジスタとマイクロプログラム
制御装置100・200・300に制御されている演算
回路の一部のレジスタに強制ホールド信号が発信され、
次に装置全体にホールド信号を発信させ各レジスタと演
算回路19と共にホールド状態になる。
マイクロ命令抑止回路11は、エラー検出フラグ生成回
路8によりリードデータレジスタ6に格納されたマイク
ロ命令語を発信することを抑止し、誤り訂正アドレスレ
ジスタ5に格納された誤り訂正アドレスデータは、誤り
訂正記憶アドレスレジスタ2にセットされ、誤り訂正符
号記憶装置4から誤り検出されたリードデータに対応し
た誤り訂正符号がリードレジスタ9に読み出される。
路8によりリードデータレジスタ6に格納されたマイク
ロ命令語を発信することを抑止し、誤り訂正アドレスレ
ジスタ5に格納された誤り訂正アドレスデータは、誤り
訂正記憶アドレスレジスタ2にセットされ、誤り訂正符
号記憶装置4から誤り検出されたリードデータに対応し
た誤り訂正符号がリードレジスタ9に読み出される。
次にマイクロ命令語は、誤り訂正符号とともにエラー訂
正回路12にとりこまれエラー訂正されエラー訂正され
たマイクロ命令語は訂正制御回路10によりリードデー
タレジスタ6に格納され、同時に誤り訂正アドレスレジ
スタ5に格納されているアドレスデータはアドレスレジ
スタ1に格納され、ライトイネーブル回路13はセット
される。
正回路12にとりこまれエラー訂正されエラー訂正され
たマイクロ命令語は訂正制御回路10によりリードデー
タレジスタ6に格納され、同時に誤り訂正アドレスレジ
スタ5に格納されているアドレスデータはアドレスレジ
スタ1に格納され、ライトイネーブル回路13はセット
される。
次にリードデータレジスタ6に格納されている誤り訂正
されたマイクロ命令語は、制御記憶装置3に書き込まれ
る。次にマイクロプログラム制御記憶アドレスレジスタ
1には、アドレスバッファ14からの再スタートアドレ
スが訂正制御回路10によりセレクトされ格納される。
されたマイクロ命令語は、制御記憶装置3に書き込まれ
る。次にマイクロプログラム制御記憶アドレスレジスタ
1には、アドレスバッファ14からの再スタートアドレ
スが訂正制御回路10によりセレクトされ格納される。
これでエラー訂正は完了し、訂正制御回路10は、ホー
ルド状態になっている装置の中で、早く起動する必要の
あるレジスタに強制スタート信号を発信させ、次に装置
全体にスタート信号を発信させマイクロプログラム制御
装置100・200・300は起動する。
ルド状態になっている装置の中で、早く起動する必要の
あるレジスタに強制スタート信号を発信させ、次に装置
全体にスタート信号を発信させマイクロプログラム制御
装置100・200・300は起動する。
以上説明したように本発明は、誤り訂正符号をマイクロ
命令語とは別の記憶装置に記憶させることにより、制御
により多くのビット数を使用でき、できるだけデイレイ
タイムの速いマイクロプログラム制御装置から制御信号
をもらうことが容易になる。また、誤り訂正符号は、制
御記憶装置から読み出されたマイクロ命令語にエラーが
検出された時だけ読み出されるため、誤り訂正符号自身
による誤りでエラー検出される事が、マイクロプログラ
ム実行中ではなくなる事と、誤り訂正符号記憶装置に複
数のマイクロプログラム制御装置の誤り訂正符号を記憶
できる事と、誤り訂正符号記憶装置がアクセスタイムの
遅い記憶装置でも使用が可能になるという効果がある。
命令語とは別の記憶装置に記憶させることにより、制御
により多くのビット数を使用でき、できるだけデイレイ
タイムの速いマイクロプログラム制御装置から制御信号
をもらうことが容易になる。また、誤り訂正符号は、制
御記憶装置から読み出されたマイクロ命令語にエラーが
検出された時だけ読み出されるため、誤り訂正符号自身
による誤りでエラー検出される事が、マイクロプログラ
ム実行中ではなくなる事と、誤り訂正符号記憶装置に複
数のマイクロプログラム制御装置の誤り訂正符号を記憶
できる事と、誤り訂正符号記憶装置がアクセスタイムの
遅い記憶装置でも使用が可能になるという効果がある。
第1図は本発明の一実施例の構成を示すプロッり図であ
る。 1・・・マイクロプログラム制御記憶アドレスレジスタ
、2・・・誤り訂正記憶アドレスレジスタ、3・・・制
御記憶装置、4・・・誤り訂正符号記憶装置、5・・・
誤り検出アドレスレジスタ、6・・・リードデータレジ
スタ、7・・・エラー検出回路、8・・・エラーフラグ
生成回路、9・・・リードレジスタ、10・・・訂正制
御回路、11・・・マイクロ命令抑止回路、12・・・
エラー訂正回路、13・・・ライトイネーブル回路、1
4・・・アドレスバッファ。
る。 1・・・マイクロプログラム制御記憶アドレスレジスタ
、2・・・誤り訂正記憶アドレスレジスタ、3・・・制
御記憶装置、4・・・誤り訂正符号記憶装置、5・・・
誤り検出アドレスレジスタ、6・・・リードデータレジ
スタ、7・・・エラー検出回路、8・・・エラーフラグ
生成回路、9・・・リードレジスタ、10・・・訂正制
御回路、11・・・マイクロ命令抑止回路、12・・・
エラー訂正回路、13・・・ライトイネーブル回路、1
4・・・アドレスバッファ。
Claims (1)
- 【特許請求の範囲】 1、マイクロプログラムによって制御される情報処理装
置において、マイクロプログラムをパリテイ付きで構成
し該パリテイ付きでマイクロプログラムを記憶している
制御記憶装置と、該制御記憶装置の誤り訂正符号を記憶
している誤り訂正符号記憶装置と、前記制御記憶装置か
ら読み出されたマイクロ命令語からパリテイでエラーを
検出するエラー検出回路と、該エラー検出回路がエラー
を検出した時セットされるエラー検出フラグと該エラー
検出フラグにより情報処理装置の機能の一部を一時停止
させ、エラー訂正回路を起動・制御しマイクロ命令語の
訂正が終了すると再び起動させる訂正制御手段を具備し
、前記エラー訂正回路はエラー検出されたマイクロ命令
語のアドレスに対応した誤り訂正符号を前記誤り訂正符
号記憶装置から読み出しエラー検出されたマイクロ命令
語をエラー訂正して成ることを特徴とするマイクロプロ
グラム制御装置。 2、前記エラーが検出されたアドレスを格納する誤り検
出アドレスレジスタと、エラー検出フラグがセットされ
た時にアドレスレジスタにセットされたアドレスを格納
するアドレスバッファと、前記エラー検出フラグにより
マイクロプログラムを抑止するマイクロ命令抑止回路と
を備えて成ることを特徴とする請求項1記載のマイクロ
プログラム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2237364A JP2665039B2 (ja) | 1990-09-07 | 1990-09-07 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2237364A JP2665039B2 (ja) | 1990-09-07 | 1990-09-07 | マイクロプログラム制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04117529A true JPH04117529A (ja) | 1992-04-17 |
JP2665039B2 JP2665039B2 (ja) | 1997-10-22 |
Family
ID=17014296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2237364A Expired - Fee Related JP2665039B2 (ja) | 1990-09-07 | 1990-09-07 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2665039B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60238933A (ja) * | 1984-05-11 | 1985-11-27 | Fujitsu Ltd | 制御記憶装置のエラ−処理方式 |
JPS6158041A (ja) * | 1985-03-11 | 1986-03-25 | Hitachi Ltd | マイクロ命令実行制御方式 |
JPS63221444A (ja) * | 1987-03-11 | 1988-09-14 | Hitachi Ltd | 制御記憶装置 |
-
1990
- 1990-09-07 JP JP2237364A patent/JP2665039B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60238933A (ja) * | 1984-05-11 | 1985-11-27 | Fujitsu Ltd | 制御記憶装置のエラ−処理方式 |
JPS6158041A (ja) * | 1985-03-11 | 1986-03-25 | Hitachi Ltd | マイクロ命令実行制御方式 |
JPS63221444A (ja) * | 1987-03-11 | 1988-09-14 | Hitachi Ltd | 制御記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2665039B2 (ja) | 1997-10-22 |
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Legal Events
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