JPH04115397U - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH04115397U JPH04115397U JP1693091U JP1693091U JPH04115397U JP H04115397 U JPH04115397 U JP H04115397U JP 1693091 U JP1693091 U JP 1693091U JP 1693091 U JP1693091 U JP 1693091U JP H04115397 U JPH04115397 U JP H04115397U
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- 230000005669 field effect Effects 0.000 claims description 2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】メモリセルから読出された相補の微弱論理信号
を5Vレベルの相補の論理信号に増幅する従来のセンス
アンプ回路では動作が遅いので、これを改善する。 【構成】相補論理の入力信号IN,(反転IN)を入力
しする入力トランジスタとしてのnチャンネルMOSF
ETQn1,Qn2と夫々直列に出力トランジスタとし
てのpチャンネルMOSFETQp1,Qp2を接続
し、この直列接続点A,Bの電位を夫々トランジスタQ
p2,Qp1のゲートに与え、接続点A,Bから夫々出
力信号(反転OUT),OUTを得る構成で、2つの直
列回路間に正帰還を行わせる。
を5Vレベルの相補の論理信号に増幅する従来のセンス
アンプ回路では動作が遅いので、これを改善する。 【構成】相補論理の入力信号IN,(反転IN)を入力
しする入力トランジスタとしてのnチャンネルMOSF
ETQn1,Qn2と夫々直列に出力トランジスタとし
てのpチャンネルMOSFETQp1,Qp2を接続
し、この直列接続点A,Bの電位を夫々トランジスタQ
p2,Qp1のゲートに与え、接続点A,Bから夫々出
力信号(反転OUT),OUTを得る構成で、2つの直
列回路間に正帰還を行わせる。
Description
【0001】
本考案はS−RAMなどにおいて、メモリセルから読出された相補の微弱な論
理信号を所定レベルの相補の論理信号に増幅するセンスアンプ回路であって、特
に高速動作の可能なセンスアンプ回路に関する。
なお以下各図において同一の符号は同一もしくは相当部分を示す。
【0002】
従来、周知のようにディジタル回路では、それが扱う信号値の「H」,「L」
によって論理状態ないし論理値の1,0を表すことが一般に行われている。ディ
ジタル信号が微弱であるとか、それを発生する回路のインピーダンスが非常に高
く、そのままでは他回路を駆動するには適さない場合には、これを所定電圧5V
のディジタル信号に増幅ないし、低インピーダンス信号に変換する必要がある。
例えばS−RAMなどの記憶論理値の微弱な読み出し信号を増幅するセンスアン
プ回路は前記の増幅・変換を行う回路の例である。
【0003】
図2は従来のセンスアンプ回路の構成例を示す。同図においてIN,反転IN
は多数のメモリセルから順次読出される相補論理の微弱な入力信号、OUT,反
転OUTは相補論理の出力信号、SAはこの図2の回路をオン,オフするための
センスアンプ制御信号、Qp1,Qp2は電源ミラー回路を構成するpチャンネ
ルMOSFET、Qn1,Qn2はこのミラー回路から電源供給を受けるnチャ
ンネルMOSFET、VDDは電源電圧、Gは接地(グランド)、Qn3はnチ
ャンネルの制御トランジスタである。
この図2の回路は図の上部の左,右に示した増幅回路11,12を主体とし、
両増幅回路とも相補な論理状態を表す入力信号IN,(反転IN)を受けると、
相補の出力信号(反転OUT),OUTが増幅回路11,12のPチャンネルの
出力トランジスタQn2からそれぞれ発せられる。なおこの相補の出力信号OU
T,(反転OUT)は更に図外の出力バッアァを介して1ビットのI/O端子に
与えられる。そして例えば出力信号OUTの「H」,「L」(従って反転OUT
の「L」,「H」)に応じて、このI/O端子の出力レベルを夫々「H」,「L
」とする。
【0004】
ここで、図2のセンスアンプ回路の動作を説明する。制御トランジスタQn3
のON状態において、一方の入力信号INの信号値が上がり、同時に他方の入力
信号(反転IN)の信号値が下がると、入力信号INを受けるnチャンネルトラ
ンジスタQn1のON抵抗が減少するので、このnチャンネルトランジスタQn
1に共通接続ゲートが接続された増幅回路12側の電流ミラー回路の両トランジ
スタQp1,Qp2の該共通接続ゲートの電位が下がり、そのpチャンネルトラ
ンジスタQp1,Qp2のオン抵抗が減少する。一方、もう一つの入力信号(反
転IN)を受けるnチャンネルトランジスタQn2側ではON抵抗が増加するの
で、このトランジスタQn2に共通接続ゲートが接続された増幅回路11側の電
流ミラー回路はオフ状態となる。これによりトランジスタQn2とQp2との相
互接続点Bから出力される出力信号OUTはほぼ電源電圧VDDに近い「H」の
状態になり、またトランジスタQn1とQp2との相互接続点Aから出力される
出力信号(反転OUT)は接地Gに近い「L」の状態になる。そしてこの出力信
号OUT,(反転OUT)を受ける負荷に大きな電流が供給される。
【0005】
しかしながら上記のセンスアンプ回路においては、次の問題点がある。即ちデ
ィジタル信号が微弱であると、他回路への応答及び反転時間が長く、また遅延時
間も長くなり、信号データが消滅する可能性がある。
そこで本考案はこの問題を解消できるセンスアンプ回路を提供することを課題
とする。
【0006】
前記の課題を解決するために、請求項1のセンスアンプ回路は、『電界効果ト
ランジスタで構成され相補な論理状態を表す1対の入力信号(IN,反転INな
ど)を相補な論理状態を表す1対の出力信号(OUT,反転OUTなど)に増幅
するセンスアンプ回路であって、
同チャンネル構造の第1,第2の2つの入力トランジスタ(nチャンネルMO
SFETQn1,Qn2など)と、この入力トランジスタと逆チャンネル構造の
第1,第2の2つの出力トランジスタ(pチャンネルMOSFETQp1,Qp
2など)とを備え、
前記第1の入力トランジスタのドレインと第1の出力トランジスタのドレイン
とを接続して第1の接続点(Aなど)とし、
前記第2の入力トランジスタのドレインと第2の出力トランジスタのドレイン
とを接続して第2の接続点(Bなど)とし、
前記第1の接続点の電位を直接もしくは間接に前記第2の出力トランジスタの
ゲートに与え、
前記第2の接続点の電位を直接もしくは間接に前記第1の出力トランジスタの
ゲートに与え、
前記第1,第2の入力トランジスタの夫々のソースを共通に接続するとともに
制御トランジスタを介して直流電源の一方の電位を与え、
前記第1,第2の出力トランジスタの夫々のソースを共通に接続してこの共通
のソースに前記直流電源の他方の電位を与え、
前記第1,第2の入力トランジスタのゲートに前記相補の入力信号を与え、
前記第1,第2の接続点から前記相補の出力信号を取出すように構成』するも
のとする。
【0007】
相補論理の入力信号IN,(反転IN)を入力する入力トランジスタとしての
nチャンネルMOSFETQn1,Qn2と夫々直列に出力トランジスタとして
のpチャンネルMOSFETQp1,Qp2を接続し、この夫々の直列接続点A
,Bの電位を夫々互に他方の直列回路の出力トランジスタQp2,Qp1のゲー
トに与え、接続点A,Bから夫々相補論理の出力信号(反転OUT),OUTを
得る構成で、2つの直列回路間に正帰還を行わせる。
【0008】
次に本考案の実施例を添付図面に基づいて説明する。図1は本考案の一実施例
を示すセンスアンプ回路の構成図である。図1の回路はpチャンネルMOSFE
TとnチャンネルMOSFETとの直列回路の1対からなり、この直列回路の方
ではnチャンネルのトランジスタとしての入力トランジスタQn1とpチャンネ
ルトランジスタとしての出力トランジスタQp1とが、互にドレインを接続され
て直列回路を構成し、また他方の直列回路でも同様にnチャンネルトランジスタ
としての入力トランジスタQn2とpチャンネルトランジスタとしての出力トラ
ンジスタQp1とが互にドレインを接続されて直列回路を構成し、さらにこの2
つの直列回路のトランジスタQn1,Qn2の夫々のソースは共にnチャンネル
MOSFETとしての制御トランジスタQn3のドレインに直列に接続されてい
る。そして2つの直列回路のトランジスタQp1,Qp2の夫々のソースは共に
電源電圧(線)VDDに接続され、制御トランジスタQn3のソースは接地Gに
接続されている。
【0009】
また一方の直列回路を構成するトランジスタQp1とQn1との相互接続点A
の電位は他方の直列回路のトランジスタQp2のゲートに与えられ、同様に他方
の直列回路を構成するトランジスタQp2とQn2との相互接続点Bの電位は前
記一方の直列回路のトランジスタQp1のゲートに与えられている。
そしてこの2つの直列回路中のnチャンネルトランジスタQn1,Qn2の夫
々のゲートに相補論理の入力信号IN,(反転IN)が夫々与えられ、また各相
互接続点B,Aから夫々相補論理の出力信号OUT,(反転OUT)が出力され
る。
【0010】
このような構成において、制御トランジスタQn3のオン時、入力信号INの
レベルが上がり、同時にもう一方の入力信号(反転IN)のレベルが下がると、
入力信号INを受けるnチャンネルトランジスタQn1のON抵抗が減少して接
続点Aの電位は下がり、また入力信号(反転IN)を受けるnチャンネルトラン
ジスタQn2のON抵抗が増加して接続点Bの電位は上がる。
これにより接続点Aの電位をゲートに受けるpチャンネルトランジスタQp2
のON抵抗は下がり、接続点Bの電位を更に高める方向に働く。他方、接続点B
の電位をゲートに受けるpチャンネルトランジスタQp1のON抵抗は増加し接
続点Aの電位を更に下げる方向に働く。このようにして急速に接続点Bの電位、
つまり出力信号OUTは電源電圧VDDに近い「H」レベルに確立され、同様に
急速に接続点Aの電位、つまり出力信号(反転OUT)は接地Gに近い「L」レ
ベルに引き下げられる。
即ち入力信号IN,(反転IN)は高速に定レベルの出力信号OUT,(反転
OUT)に変換される。
【0011】
なお前述した2つの直列回路間のたすき掛け状の電位賦与、(即ち接続点Aか
らPチャンネルトランジスタQp2への電位賦与、および接続点Bからpチャン
ネルトランジスタQp1への電位賦与)は、両直列回路間の正帰還用であるから
相互接続点A,Bの電位そのものでなくてもよく、これに準じたまたは比例する
電位であってもよい。
【0012】
本考案によれば相補論理の入力信号IN,(反転IN)を入力する入力トラン
ジスタとしてのnチャンネルMOSFETQn1,Qn2と夫々直列に出力トラ
ンジスタとしてのpチャンネルMOSFETQp1,Qp2を接続し、この夫々
の直列接続点A,Bの電位を夫々互に他方の直列回路の出力トランジスタQp2
,Qp1のゲートに与え、接続点A,Bから夫々相補論理の出力信号(反転OU
T),OUTを得る構成で2つの直列回路間に正帰還を行わせてセンスアンプ回
路を構成するようにしたので、
例えば高速のS−RAMを構成することができる。
【図1】本考案の一実施例としての回路図
【図2】図1に対応する従来の回路図
Qn1 nチャンネルMOSFET(入力トラン
ジスタ) Qn2 nチャンネルMOSFET(入力トラン
ジスタ) Qp1 pチャンネルMOSFET(出力トラン
ジスタ) Qp2 pチャンネルMOSFET(出力トラン
ジスタ) Qn3 制御トランジスタ IN, 入力信号 反転IN 入力信号 OUT 出力信号 反転OUT 出力信号 SA センスアンプ制御信号 VDD 電源電圧 G 接地
ジスタ) Qn2 nチャンネルMOSFET(入力トラン
ジスタ) Qp1 pチャンネルMOSFET(出力トラン
ジスタ) Qp2 pチャンネルMOSFET(出力トラン
ジスタ) Qn3 制御トランジスタ IN, 入力信号 反転IN 入力信号 OUT 出力信号 反転OUT 出力信号 SA センスアンプ制御信号 VDD 電源電圧 G 接地
Claims (3)
- 【請求項1】電界効果トランジスタで構成され相補な論
理状態を表す1対の入力信号を相補な論理状態を表す1
対の出力信号に増幅するセンスアンプ回路であって、同
チャンネル構造の第1,第2の2つの入力トランジスタ
と、この入力トランジスタと逆チャンネル構造の第1,
第2の2つの出力トランジスタとを備え、前記第1の入
力トランジスタのドレインと第1の出力トランジスタの
ドレインとを接続して第1の接続点とし、前記第2の入
力トランジスタのドレインと第2の出力トランジスタの
ドレインとを接続して第2の接続点とし、前記第1の接
続点の電位を直接もしくは間接に前記第2の出力トラン
ジスタのゲートに与え、前記第2の接続点の電位を直接
もしくは間接に前記第1の出力トランジスタのゲートに
与え、前記第1,第2の入力トランジスタの夫々のソー
スを共通に接続するとともに制御トランジスタを介して
直流電源の一方の電位を与え、前記第1,第2の出力ト
ランジスタの夫々のソースを共通に接続してこの共通の
ソースに前記直流電源の他方の電位を与え、前記第1,
第2の入力トランジスタのゲートに前記相補の入力信号
を与え、前記第1,第2の接続点から前記相補の出力信
号を取出すように構成したことを特徴とするセンスアン
プ回路。 - 【請求項2】請求項1に記載のものにおいて、前記制御
トランジスタに信号を与えてアンプ回路の動作の発停を
制御することを特徴とするセンスアンプ回路。 - 【請求項3】請求項1に記載のものにおいて、前記制御
トランジスタは前記入力トランジスタと同チャネルのト
ランジスタであることを特徴とするセンスアンプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1693091U JPH04115397U (ja) | 1991-03-22 | 1991-03-22 | センスアンプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1693091U JPH04115397U (ja) | 1991-03-22 | 1991-03-22 | センスアンプ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04115397U true JPH04115397U (ja) | 1992-10-13 |
Family
ID=31903787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1693091U Pending JPH04115397U (ja) | 1991-03-22 | 1991-03-22 | センスアンプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04115397U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
-
1991
- 1991-03-22 JP JP1693091U patent/JPH04115397U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
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