JPH0318119A - 相補形金属酸化物半導体トランスレータ - Google Patents

相補形金属酸化物半導体トランスレータ

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JPH0318119A
JPH0318119A JP2119663A JP11966390A JPH0318119A JP H0318119 A JPH0318119 A JP H0318119A JP 2119663 A JP2119663 A JP 2119663A JP 11966390 A JP11966390 A JP 11966390A JP H0318119 A JPH0318119 A JP H0318119A
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JP
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fet
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Application number
JP2119663A
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English (en)
Inventor
William C Plants
ウィリアム・シー・プランツ
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
    • H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は相補形金属酸化物半導体（ＣＭＯＳ）回路に
関する。より詳細には、この発明はＣＭＯＳ回路のため
のトランスレータに関する。
この発明はここに特定の応用のための例示的実施例を参
照して紀載されるが、発明がこれに制限されないことを
理解されたい。当該技術における一般的な技術を灯しか
つここに提供される指導へのアクセスがあれば、その範
囲内での付加的な修正、応用、および実施例ならびにこ
の発明が多大に有用となるであろう付加的な分野が認識
されるであろう。
関連技術の説明 相補形金属酸化物半導体（ＣＭＯＳ）技術は、その高い
スイッチング速度、低消Ｒ電力およびそれに関してのわ
ずかなダイサイズの必要性が理由で、多くの現在のデジ
タル応用において使用される。不幸なことに、他の技術
で製造された回路と、ＣＭＯＳ回路とをインターフェー
スすることがしばしば必要である。それらはかの技術と
はＴＴＬ（トランジスタトランジスタ論理）およびＥＣ
Ｌ（エミッタ結合論理）を含む。このことは多くの理由
でやや問題となるかもしれず、各論理群が独自の電圧レ
ベルで動作し得るという事実は、その理由の少なからぬ
ものである。ＥＣＬ回路は典型的には６００から８００
ミリボルトの論理レベル間の電位差で動作する。ＣＭＯ
Ｓ回路は一般的にはＯから５ボルト（Ｏおよび５千ミリ
ボルト）の間の電圧レベルで動作する。このように、Ｅ
ＣＬ信号がＣＭＯＳ回路に入力されるとき、入力電圧を
ＣＭＯＳの電圧レベルまで増幅するためにインターフェ
ースが使用されなければならない。ＥＣＬからＣＭＯＳ
へのトランスレータはこの目的のための役割を果たす。
ＥＣＬからＣ　Ｍ　Ｏ　Ｓへのトランスレータはデジタ
ルＥＣＬ信号をＣＭＯＳレベルまで増幅する。
不幸なことに、先行技術のＥ　Ｃ　Ｌ／ＣＭＯ　Ｓ　ト
ランスレータは多くの応用には遅すぎ、電力を消費しす
ぎ、かつ大きすぎる。こうして、当該技術には、従来の
設計よりも電力を消費せずより速く、より小さい、ＥＣ
Ｌ／ＣＭＯＳトランスレータヘの必要が引続き存在する
。
発明の要約 当該技術におけるその必要性は、入力ノードおよび出力
ノードを有する増幅器として機能するインバータ、およ
びその増幅器の出力ノードからの帰還信号を入力ノード
ヘ与えるための両指向性クランプを含むこの発明のＣＭ
ＯＳ｝ランスレータにより扱われる。
この発明はＥＣＬ−ＣＭＯＳ　トランスレータの部分に
すぎない。ＥＣＬ信号は最小限のグイ領域を必要とする
回路を介して高速度で、低電力消費でＣＭＯＳの電圧レ
ベルまで変換（ｔｒａｎｓｌａｔｅ）される。その独自
のクランプの配列が大きな誤差マージンを与える余裕を
もつ自己バイアス特性を提供する。
発明の説明 例証的実施例および模範的応用がここに添付の図面を参
照して記載される。
この発明のＣＭＯＳ｝ランスレータの有利な設計および
動作は第１ａ図の無負荷のＣＭＯＳインバータ１０の例
証的な略図を参照して最もよく説明される。当該技術で
は周知のとおり、ＣＭＯ　Ｓインバータ１０はｐチャネ
ル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）１２およびｎチャネルのＭＯＳＦＥＴ１４を含む。
ｐチャネルトンランジスタ１２およびｎチャネルトラン
ジスタ１４のゲートは共通の入力ノードＡにつながれる
。ノードＡは入力電圧源Ｖ，。に取付けられる。ｐチャ
ネルトランジスタ１２のソースは供給電ｆｉＶｃｃのソ
ースに接続される。ｐチャネルトランジスタ１２のドレ
ーンおよびｎチャネルトランジスタ１４のドレーンは共
通の出力ノードである、ノードＢにつながれる。ｎチャ
ネルトランジスタ１４のソースは接地へ接続される。出
力電圧Ｖｏｕｔは接地に関連して測定される。
動作においては、入力ノードＶｌｎでの信号の電圧が高
いとき、ｐチャネルトランジスタ１２はオフであり、ｎ
チャネルトランジスタ１４はオンでありかつ出力電圧Ｖ
。ｕｔは低い。Ｖｌｎが低いとき、ｐチャネルトランジ
スタ１２はオンであり、ｎチャネルトランジスタ１４は
オフでありかつＶ。ｕｔは高くなる。こうして、ＣＭＯ
Ｓの対はインバータとして動作する。
当該技術で知られているようにかつ第１ｂ図のＣＭＯＳ
インバータの電圧特性のグラフに示されるように、ＣＭ
ＯＳインバータはトリップ点ｖｔｒｈｏの回りの領域で
高い利得を有する。このことを認識することはこの発明
のトランスレータを実現するにあたって重要なことであ
る。
すなわち、図示の目的上、第２ａ図に示されるように、
抵抗器１６およびｖｔｒ＋ｐの電圧源１８でインバータ
１０に負荷を与えることが可能である。「抵抗的に負荷
を与えられた」と名付けられた曲線で第２ｂ図に示され
るように、結果はより低い利得と減じられた出力スイン
グである。第３ａ図に示されるように、その前の段階が
所望の動作範囲で抵抗器２２と直列のＶ＄ｌ９ｎ（１＠
の電圧源２０により形づくられることが可能ならば、並
列抵抗器２４は抵抗器１６および電圧源１８と同様の効
果をつくり出すことができる。第３ｂ図の電圧特性の対
応するグラフにおいて「バイアスされた」と名付けられ
た曲線に示されるように、この抵抗パイアシングは入力
および出力スイング双方を制限しかつより狭い入力動作
範囲２６を設けることにより効果的にその段階を自己バ
イアスする。伝送特性の傾斜である、電圧の利得もまた
減じられることに留意されたい。
第４ａ図はこの発明のＣＭＯＳトランスレータ１００の
例証的実現例を示す略図である。このトランスレータは
出力ノードであるノードＢと入力ノードであるノードＡ
との間に接続された第３のｎチャネルＭＯＳＦＥＴ１２
０および出力ノードであるノードＢと入力ノードである
ノードＡとの間に接続された第４のｎチャネルＭＯＳＦ
ＥＴＩ４０を有する、第１ａ図のインバータ１０を含む
。
第３のｎチャネルＭＯＳＦＥＴ１２０のドレーンとゲー
トは出力ノードである、ノードＢに接続される。第３の
ｎチャネルＭＯＳＦＥＴ１２０のソースは入力ノードで
あるノードＡに接続される。
同様に、第４のｎチャネルＭＯＳＦＥＴ１４０のドレー
ンおよびゲートは入力ノードであるノードＡに接続され
、かつそのソースは出力ノードであるノードＢに接続さ
れる。こうして、第３のｎチャネルＭＯＳＦＥＴ１２０
および第４のｎチャネルＭＯＳＦＥＴ１４０はインバー
タ１０のために帰還経路を提供する。その前の段階は電
圧源２０および第４ａ図のように入力ノードに接続され
た直列抵抗器２２により形づくられる。
動作においてはインバータ１０はトランスレータ１００
に利得を与える増幅器として動作する。
インバータ１０の出力電圧がその入力電圧に関する第３
のｎチャネルＭＯＳＦＥＴ１２０の導電しきい値に等し
いしきい値を超えると、第３のｎチャネルＭＯＳＦＥＴ
１２０はインバータ１０の出力を導電しかつクランプす
る。同様に、インバータ１０の入力電圧がその出力電圧
に対しての第４のｎチャネルＭＯＳＦＥＴ１４０の導電
しきい値に等しいしきい値を超えると、第４のｎチャネ
ルＭＯＳＦＥＴはインバータ１０の出力を導電しかつク
ランプする。こうして、第３のＭＯＳＦＥＴ１２０およ
び第４のＭＯＳＦＥＴ１４０はインバター／増幅器１０
の出力ノードから入力ノードへの帰還信号をクランプす
るための両指向性クランプを設ける。
当該技術の熟練者には周知であるように、供給電圧およ
びｐチャネルトランジスタ１２およびｎチャネルトラン
ジスタ１４の大きさの割合は特定の応用または環境に適
する利得および出力電圧を与えるために選択される。
第４ｂ図で「クランプされた」と名付けられた曲線はこ
の発明のトランスレータ１００の電圧特性のグラフであ
る。ｍＪｂ図に示されるように、第１のクランプ１２０
および第２のクランプ１４０を第３図の並列抵抗器２４
のかわりに使用することにより、動作領域における最大
の利得と、制御された入力および出力スイングと、最小
限のダイサイズの要件の４つのトランジスタ自己バイア
ス利得段とが与えられる。特に、第４ｂ図の動作領域２
６における第３ａ図の同路に関して利ｉリが改善される
、というのはこの領域ではクランプが係合されていない
からである。加えて、クランプは入力および出力電圧を
トリップ点の付近に保持する。こうして、次の段階をト
リップすることが必要なときは、わざわざ接地または電
源のいずれかからトリップ点へ行く必要はない。このこ
とは短い伝播遅延の役に立つ１つの要素である。
先行技術では１つの論理群からもう１つの論理群への変
換提供するためにインバータが使用されてきたが、イン
バータにおけるトランジスタは実質的には異なるサイズ
であってもよい。こうして、立上り時間は立下り時間よ
り随分遅くなるかもしれない。それゆえ、伝播時間は長
くなった。以前には、この問題を克服するために多くの
応用において２つのインバータが使用されなければなら
なかった。１つは入力しきい値を設定するために、もう
１つは伝播遅延を均等にするために、すなわち、遅い立
上り時間またはスルーレートを補償するためにである。
この発明によりｐチャネルトランジスタ１２およびｎチ
ャネルトランジスタ１４のサイズが近くなることが可能
となり、それにより高いスルーレートが可能となった。
トランスレータ１００の自己バイアス特性によりその設
計での誤差のかなりのマージンが可能となる。
このように、この発明は特定の応用のための特定の実施
例を参照してここに記載されてきた。この発明のトラン
スレータはその入力端子と出力端子との間に接続された
両指向性のクランプを有する増幅器またはインバータと
して考察され得る。
先行技術においては、両指向性クランプは既知であるか
もしれないが、利得段階をバイアスするためのクランプ
は知られていない。にもかかわらず、先行技術において
一般的技術を有しかつこの指導にアクセスがあればこの
範囲内での付加的な修正、応用および実施例が認められ
るであろう。たとえば、この発明の範囲から逸脱するこ
となく、この発明のトランスレータにおけるｎチャネル
クランプトランジスタの１つまたは双方がｐチャネルト
ランジスタにより置換えられることは可能でかつその逆
もまた可能である。
したがって前述の請求項はこの発明の範囲内でのあらゆ
るこのような応用、修正および実施を網羅するべく意図
される。
【図面の簡単な説明】
第１ａ図は無負荷のＣＭＯＳインバータの例証的略図で
ある。 第１ｂ図は第１ａ図の例証的無負荷のＣＭＯＳインバー
タの電圧特性のグラフである。 第２ａ図は抵抗的に負荷が与えらたＣＭＯＳインバー夕
の例証的略図である。 第２ｂ図は第２ａ図の抵抗的に負荷が与えらたＣＭＯＳ
インバータの電圧特性のグラフである。 ャネルＭＯＳＦＥＴである。

Claims (1)

  1. 【特許請求の範囲】 （１）相補形金属酸化物半導体トランスレータであって
    、 入力ノードおよび出力ノードを有し入力信号を増幅する
    ための手段と、 前記入力ノードと前記出力ノードとの間に接続され、入
    力信号を増幅するための前記手段の前記出力ノードから
    前記入力ノードへの第１の帰還信号をクランプするため
    の第１のＭＯＳＦＥＴトランジスタと、 入力信号を増幅するための前記手段の前記入力ノードか
    ら前記出力ノードへの第２の信号をクランプするための
    第２のクランプ手段とを含む、トランスレータ。 （２）入力信号を増幅するための前記手段がインバータ
    である、請求項１に記載の発明。（３）前記インバータ
    がＣＭＯＳインバータである、請求項２に記載の発明。 （４）前記ＣＭＯＳインバータがｐチャネルとｎチャネ
    ルの２つのトランジスタを含み、ｐチャネルのソースが
    電源に接続され、ｐチャネルのドレーンが前記出力ノー
    ドでｎチャネルのドレーンに接続され、ｎチャネルのソ
    ースが接地に接続されかつ前記ｐチャネルおよび前記ｎ
    チャネルトランジスタのゲートが前記入力ノードに接続
    される、請求項３に記載の発明。 （５）前記第２はクランプ手段が第２のＭＯＳＦＥＴト
    ランジスタである、請求項１に記載の発明。 （６）前記第１のＭＯＳＦＥＴトランジスタが、それぞ
    れゲート端子とドレーン端子が前記出力ノードに接続さ
    れかつソース端子が前記入力ノードに接続された第１の
    ＣＭＯＳトランジスタである、請求項５に記載の発明。 （７）前記第２のＭＯＳＦＥＴトランジスタが、それぞ
    れゲート端子とドレーン端子が前記入力ノードに接続さ
    れかつソース端子が前記出力ノードに接続された第２の
    ＣＭＯＳトランジスタである、請求項６に記載の発明。 （８）相補形金属酸化物半導体トランスレータであって
    、 入力ノードと出力ノードを有し入力信号を増幅するため
    のインバータ手段を含み、前記インバータ手段がＣＭＯ
    Ｓインバータを含み、前記ＣＭＯＳインバータがｐチャ
    ネルとｎチャネルの２つのトランジスタを含み、ｐチャ
    ネルのソースが電源に接続され、ｐチャネルのドレーン
    が前記出力ノードでｎチャネルのドレーンに接続され、
    ｎチャネルのソースが接地に接続されかつ前記ｐチャネ
    ルおよびｎチャネルトランジスタのゲートが前記入力ノ
    ードに接続され、 入力信号を増幅するための前記手段の前記出力ノードか
    ら前記入力ノードへの第１の帰還信号をクランプするめ
    の第１のクランプ手段をさらに含み、前記第１のクラン
    プ手段がそれぞれ、ゲート端子とドレーン端子とが前記
    出力ノードに接続されかつソース端子が前記入力ノード
    に接続された第１のＣＭＯＳトランジスタを含み、 入力信号を増幅するための前記手段の入力ノードから出
    力ノードへの第２の帰還信号をクランプするための第２
    のクランプ手段をさらに含み、前記第２のクランプ手段
    がそれぞれゲート端子とドレーン端子とが前記出力ノー
    ドに接続され、ソース端子が前記入力ノードに接続され
    た第２のＣＭＯＳトランジスタを含む、トランスレータ
    。
JP2119663A 1989-05-09 1990-05-08 相補形金属酸化物半導体トランスレータ Pending JPH0318119A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US349,116 1989-05-09
US07/349,116 US4958132A (en) 1989-05-09 1989-05-09 Complementary metal-oxide-semiconductor translator

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JPH0318119A true JPH0318119A (ja) 1991-01-25

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ID=23370978

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JP2119663A Pending JPH0318119A (ja) 1989-05-09 1990-05-08 相補形金属酸化物半導体トランスレータ

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EP (1) EP0397335A3 (ja)
JP (1) JPH0318119A (ja)

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US4958132A (en) 1990-09-18
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EP0397335A3 (en) 1991-05-29

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