JPH04111153A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、たとえば複数のプロセッサによって共有の
メモリを管理するマルチプロセッサシステムなどの、特
に高度で高性能が要求される情報処理装置に関する。

（従来の技術） 一般に、マルチプロセッサシステムでは、相互データ通
信、共有データの管理が大きな問題の１つとなっている
。この種のシステムにおいては、通常、メモリ空間上に
特定領域を設け、その範囲はそれぞれのプロセッサが持
つメモリ管理対象からはずし、特別な領域として取り扱
う方法が取られている。したがって、この領域は小領域
に限定されるのが一般的であり、大量データを取り扱う
ような場合にはその分だけメモリを増設して行うなどの
措置が取られるようになっている。

しかしながら、上記した方法の場合、メモリの利用効率
が悪く、基本的に大量データの共有化には不向きである
。また、各プロセッサに対し、メモリ上の特定領域を意
識させる必要があるため、それぞれが独立に持つメモリ
管理機能の機能と柔軟さに対して大きな制約を設けるこ
とになるという欠点があった。

（発明が解決しようとする課題） 上記したように、従来のマルチプロセッサシステムにお
いてメモリ空間上の特定領域を特別な領域として取り扱
う方法の場合、基本的に大量デ−夕の共有化には不向き
てあり、また各プロセッサが独立に持つメモリ管理機能
の機能と柔軟さに対して大きな制約を設けることになる
という欠点かあった。

そこで、この発明は、各プロセッサの有するメモリ管理
方式を意識することなく、そのプロセッサが管理するメ
モリ領域に対し、他のプロセッサが任意にアクセスする
ことを可能とする高性能な情報処理装置を提供すること
を目的としている。

〔発明の構成］ （課題を解決するための手段） 上記の目的を達成するために、この発明の情報処理装置
にあっては、複数のプロセッサから出力される論理アド
レスを物理アドレスに変換するためのマツピングテーブ
ルを有するものにおいて、各々のプロセッサが前記マツ
ピングテーブルを相互に参照してアドレス変換を行うよ
う制御する相互参照手段を設けた構成とされている。

（作用） この発明は、上記した手段により、相手のメモリ管理方
式を意識せずにアドレス変換できるようになるため、他
のプロセッサが管理するメモリ領域へのアクセスか６１
能となるとともに、メモリを有効に利用し得るものであ
る。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明の情報処理装置を、たとえば４つの
プロセッサを搭載するマルチプロセッサシステムを例に
示すものである。

ここでは、各プロセッサごとに独自にメモリ管理か行え
るようにそれぞれにマツピングテーブルを具備しており
、これを介してシステムバスにアドレスを出力すること
で、各プロセッサ共有のメモリをアクセスするようにな
っている。

すなわち、このマルチプロセッサシステムは、第１ない
し第４プロセツサ１０ａ〜１０ｄと、各プロセッサ１０
ａ〜１０　ｄごとに設けられた第１ないし第４セレクタ
１１　ａ〜ｌｌｄと、同しく第１ないし第４マツピング
テーブル１２ａ〜１２ｄと、同じく第１．第２ゲート１
３ａ　〜１３ｄ。

１４ａ　〜１４ｄと、デコーダ１５と、アビータ１６と
、メモリ１７とから構成されている。

上記第１ないし第４プロセツサ１０ａ〜ＩＣ１ｄからは
、それぞれアドレス線２１ａ〜２１ｄとデータ線および
入出力制御線２２ａ〜２２ｄとが延出されている。アド
レス線２１ａ〜２１ｄのそれぞれは、上記第１ないし第
４セレクタｌｌａ〜１１ｄにそれぞれ接続されている。

データ線および入出力制御線２２ａ〜２２ｄのそれぞれ
は、システムバス２３にそれぞれ接続されている。

この第１ないし第４プロセッサ１０ａ−１０ｄは、上記
システムバス２３に信号線２４ａ〜２４ｄを介してシス
テムバスリクエスト信号を送信するとともに、この送信
に対して上記アビータ１６よりシステムバス２３および
信号線２５ａ〜２５ｄを介して送られてくるリクエスト
応答信号としてのバスアクノリッジ信号を受信すること
によりアクティブ状態となる。

上記第１ないし第４セレクタｌｌａ〜ｌｌｄのそれぞれ
は、各マツピングテーブル１２ａ〜１２ｄへの入力を管
理するそれぞれのプロセッサ１０ａ　〜１０ｄからのア
ドレス線２１ａ〜２１ｄか、またはローカルアドレスバ
ス２６上のアドレス線のいずれかを選択するようになっ
ている。

上記第１ないし第４マツピングテーブル１２．ｇ〜１２
ｄは、各プロセッサ１０８〜１０ｄか使用するメモリ１
７をそれぞれが独自に管理するためのものである。なお
、マツピングテーブル１２ａ〜１２ｄの具体的な構成に
ついては後述する。

第１ゲート１３ａ〜１３ｄは、各マツピングテーブル１
．２　ａ〜１２ｄからの出力を上記システムバス２３へ
出力する際のオン／オフを制御するものである。

第２ケート１４ａ〜１４ｄは、各マツピングテーブル１
２ａ〜１２ｄからの出力を上記ローカルアドレろバス２
６へ出力する際のオン／オフを制御するものである。

ここで、上記マツピングテーブル１２ａ〜１２ｄへの入
力を選択する各セレクタｌｌａ〜１　］、　ｄ、ならび
に上記ローカルアドレスバス２６への出力の制御を行う
各第２ゲート１４　ａ〜１４　ｄは、システムバス２３
を介して供給されるアビータ１６からのハスアクノリッ
ジ信号によって制御される。また、上記システムバス２
３上への出力の制御を行う各第］ケート１３ａ〜１３ｄ
は、上記デコーダ１５から信号線２７ａ〜２７ｄを介し
て供給されるテーブル選択信号によって制御される。

デコーダ１５は、上記ローカルアドレスバス２６上のア
ドレスを常に監視し、あらかじめ各プロセッサ１０ａ〜
１０ｄに割り当てられたアドレスを検知した際に、その
プロセッサの第１ゲートをアクティブとすることにより
システムバス２３上ヘアドレスか出力されるようにする
ものである。

アービタ１６は、各プロセッサ１０ａ〜１０ｄから出力
されるシステムバスリクエスト信号を受は取り、あらか
じめ規定されたアルゴリズムにしたかってシステムバス
リクエスト信号を出力したプロセッサの１つを選択して
それにバスアクノリッジ信号を返送するものである。な
お、アービタ１６の具体的な構成については後述する。

しかして、各プロセッサ１０ａ−１０ｄは、上記アービ
タ１６からのパスアクノリッジ信号を受けたもののみか
アクティブ状態、つまりシステムバス２３へのアクセス
権を得ることになる。したかって、このシステムバス２
３の専有権を持つプロセッサのみが、メモリ１７へのア
クセスなど、システムバス２３上の任意のデバイスへの
アクセスか可能となる。

すなわち、本実施例では、パスアクノリッジ信号を受は
取ったプロセッサ１０ａ〜１０ｄのみがアクティブ状態
となり、アドレスが出力される。

そして、それぞれに具備されるセレクタｌｌａ〜１１　
’ｄによりそのアドレスか選択されて対応するマツピン
グテーブル１２ａ〜１２ｄに入力されるとともに、その
マツピングテーブル１２ａ〜１２（１からの出力がロー
カルアドレスバス２６上に出力されるよう、それぞれの
第２ゲート１４ａ〜１４　ｄか制御される。

一方、ハスアクノリッジ信号を受は取らないプロセッサ
１０ａ〜］、　Ｏｄは停止状態となり、システムハス２
３を解放するとともに、ローカルアドレスバス２６上の
他のプロセッサから出力されるアドレスか自分の所有す
るマツピングテーブルに入力されるべく、各セレクタに
より選択される。

第２図は、上記メモリ１７における各プロセッサ１０ａ
〜１０ｄごとの割り付けの一例を示すものである。

この場合、後述するマンピングテーブル１２ａ〜１２ｄ
の構成にもとづき、基本的にはメモリブロック単位ごと
に各プロセッサの割り付は部位は混在しても良いが、こ
こでは説明を簡略化するために、それぞれ連続した領域
が割り当てられている。したかって、各プロセッサ１０
ａ〜１０ｄは、それぞれの領域内において独自の管理体
系のもとで、任意にメモリ１７を使用することか可能で
ある。

また、割り当て外領域をアクセスする場合には、そのア
クセス鎖酸に割り当てられたプロセッサが管理するマツ
ピングテーブルを介することによりアクセスできる。

次に、第１図に示すところの各構成要素について詳細に
説明する。

第３図は、マツピングテーブル１２ａ〜１２（Ｈの構成
を示すものである。

すなわち、マツピングテーブル１２ａ〜１２ｄのそれぞ
れは、マツピングテーブル格納用ＲＡＭ１２１　　この
マツピングテーブル格納用ＲＡＭ１２＋に対するテーブ
ルデータのセツティングを制御するためのゲート１２□
、上記マツピングテーブル格納用ＲＡＭＩ　２＋にて変
換されたアドレスの出力を制御するためのゲート１２３
、およびプロセッサかメモリ１７をｒｅａｄまたはｗｒ
ｉｔｅＬようとするときに上記ゲート１２゜をアクティ
ブとするためのゲート回路１２４により構成されている
。

マツピングテーブル格納用ＲＡ　Ｍ　１２　、は、プロ
セッサからアドレス信号線１２５を介して供給されるａ
ｄｄｒｅｓｓ　　１ｉ−ｊｊに対してアドレス変換を施
し、これをａｄｄｒｅｓｓ　　ｈｈ〜ｉ１Ｎとして上記
ゲート１２．およびアドレス信号線１２６を介して出力
するものである。すなわち、たとえば１Ｍバイトのアド
レス空間を有するプロセッサが１ブロツク４にバイトの
メモリ管理を行おうとするとき、プロセッサから出力さ
れるａｄｄｒｅｓｓ１２〜ａｄｄｒｅｓｓ１９かマツピ
ングテーブルＲＡＭ１２．のアドレスに与えられ、これ
に対する当該アドレスのデータを出力することによって
アドレス変換を施してａｄｄｒｅｓｓ００＝ａｄｄｒｅ
ｓｓｌｌかそのまま出力されるようにする。この場合、
マツピングテーブルＲＡ　Ｍ　１２１に２５６ワードの
容量のものを用意すれば、全メモリ空間をマツピングで
きることになる。

ゲート１２□は、上記マツピングテーブルＲＡ　Ｍ　１
２　Ｉのデータ側とデータバス１２７との間に接続され
、プロセッサから信号線１２８を介して供給されるｉ１
０　　ｒｅａｄ信号もしくはｉ１０　　ｗｒｉｔｅ信号
に応じて、上記マンピングテーブルＲＡＭ１２．に対す
るテーブルデータの書き込みあるいは読み出しを制御す
るものである。

ケート１２３は、上記マツピングテーブルＲＡ　Ｍ　１
２　、のデータ側に接続され、プロセッサから信号線１
２９を介して供給されるｍｅｍｏｒｙ　　ｒｅａｄ信号
またはｍｅｍｏ　ｒ　ｙｗ　ｒ　ｉ　ｔ　ｅ信号によっ
てｅｎａｂｌｅとなるゲート回路１２４の出力によりア
クティブとなるようになっている。

なお、上記したデータバス１２７および各信号線、１２
ｇ、１．２ｇは、いずれも第１図では省略されている。

第４図は、バスアービトレーションにががる制御線図を
示すものである。

すなわち、−群のバスリクエスト信号線２４ａ２４ｂ、
〜と一群のバスアクノリッジ信号線２５ａ、２５ｂ、〜
とは、それぞれ１本ずつ対をなして各プロセッサ１０ａ
、１０ｂ、〜に割り当てられ、プロセッサの搭載数（こ
こでは、４機）分だけ前記システムバス２３上に装備さ
れている。

すでに説明したように、プロセッサかたとえばメモリ１
７をｒｅａｄまたはｗ　ｒ　ｉ　ｔ　ｅ　Ｌようとする
場合、本実施例では、まず、そのプロセッサよりアービ
タ１６にバスリクエスト信号が送出される。このとき、
複数のプロセッサから同時にバスリクエスト信号が送出
されている場合には、アービタ１６によりそのうちの１
つが選択される。

この場合のアルゴリズムはシステムのアプリケーション
により様々であるが、本実施例ではラウントロピン方式
が採用されている。これは、現在、選択されているもの
は次回には最も優先権が低くなるという方式である。

前述したように、アービタ１６によって選択されるとそ
のプロセッサがアクティブとされるとともに、当該プロ
セッサが備えるセレクタやゲートも前述の如くして規定
の設定がなされる。

また、この実施例では、アービタ１６により選択される
プロセッサは１つのみであり、このとき、他のプロセッ
サはインアクティブ、つまり動作停止状態となる。

第５図は、ローカルアドレスバス２６上におけるデコー
ダ部の構成を示すものである。

デコーダ１５は、ローカルアドレスバス２６上のアドレ
ス値を常に監視し、その値かあらかしめ設定された各プ
ロセッサに対するメモリ］７の割り付は領域内であれば
該当するプロセッサに備えられたゲートをアクティブと
し、そのプロセッサの所有するマツピングテーブルから
のアドレス値をシステムバス２３上に出力させるもので
ある。

ここで、上記デコーダ１５は一般の論理回路で構成する
ようにしても良いが、この部分にもう１つのマツピング
テーブル格納用ＲＡＭを設け、その内容にもとづいて各
プロセッサへのゲート制御を行うようにすれば、第２図
に示した各プロセッサごとに連続したメモリ割り当てで
はなく、ブロック単位ごとに混在して割り当てたり、こ
れを自動的に変更したりすることも可能である。

次に、本実施例におけるアドレスの割り付けの例、およ
びアドレスまわりの動作について説明する。

第６図は、１つのプロセッサまわりのアドレス信号線の
割り付けの例として、第１プロセツサ１０ａまわりを取
り出して示すものである。

ここでは、４にハイドを１つのブロックとし、第２図に
示したように、１プロセツサあたり１２８にバイトのメ
モリ割り付けをした場合について考えてみる。また、各
プロセッサは、０番地より１２８にバイト番地までしか
論理的なアクセス範囲はないものとする。

まず、アービタ１６の選択によって第１プロセツサ１０
ａかアクティブ状態の場合、プロセッサ１０ａから出力
されるａｄｄｒｅｓｓ００〜ａｄｄｒｅｓｓ１６までの
１７ビツトのアドレスか、上位５ビツトのメモリブロッ
ク選択アドレスと下位１２ビツトのブロック内アドレス
とに分割される。ブロック選択アドレスは、第１セレク
タ１１ａを介して第１マツピングテーブル１２ａに入力
される。そして、このプロセッサ１０ａに割り当てられ
たメモリ領域の範囲をアクセスする場合には、この範囲
で任意にマツピングされた８ビツトのアドレスに変換さ
れて出力される。このアドレス、たとえば３８４にバイ
ト番地〜５１２にバイト番地の範囲などのアドレスは、
第２ゲート１４ａを介してローカルアドレスバス２６上
に出力される。

また、このアドレスは、デコーダ１５によって監視され
る。そして、このアドレスがそれを出力するプロセッサ
１０ａに割り当てられたものであった場合には第１ゲー
ト１３ａが開かれ、システムバス２３上にそのアドレス
が上記した下位のブロック内アドレスとともに出力され
る。

ここでもし、他のプロセッサ１０ｂ〜１０ｄに割り当て
られたメモリ領域をアクセスする場合には、あらかじめ
マツピングテーブル１２ａに当該アドレスを設定してお
くことにより行われる。すなわち、デコーダ１５により
そのアドレスに割り付けられたプロセッサの第１ゲート
がオーブンされ、そのプロセッサが管理するところのマ
ツピングテーブル上のアドレス値がシステムバス２３上
に出力される。

一方、アクティブでないプロセッサ１０ｂ〜１０ｄがそ
れぞれ管理するマツピングテーブル１２ｂ〜１２ｄに対
する入力には、ローカルアドレスバス２６上の値が与え
られる。したかって、アクティブなプロセッサ１０ａか
らローカルアドレスバス２６上に出力されたアドレスの
、ａｄｄｒｅｓｓ１２〜ａｄｄｒｅｓｓ１６　（本実施
例の場合）の値からさらにアドレスが変換されてシステ
ムバス２３上に出力されることになる。

第７図は、上記したアドレスまわりの動作を示すもので
ある。

たとえば今、第２プロセツサ１０ｂはアクティブであり
、このプロセッサ１０ｂにはメモリ領域３８４にバイト
番地〜５１２にバイト番地が割り当てられ、第３プロセ
ツサ１０ｃはインアクティブであり、同じ＜５１２にバ
イト番地〜６４０にバイト番地が割り当てられているも
のとする。

この場合、第２プロセツサ１０ｂの管理するマツピング
テーブル１２ｂ内のアドレス値の上位３ビツトかｒｏｌ
ｌＪのときには、このテーブル１２ｂからのアドレス値
がシステムバス２３上に出力される。しかし、図に示す
ように、マツピングテーブル１２ｂ内のアドレス値の上
位３ビツトかｒｌｏｏＪのときには、第３プロセツサ１
０ｃの管理するマツピングテーブル１２ｃ内のアドレス
値がシステムバス２３上に出力されることになる。この
ときのアドレス値は、マツピングテーブル１２ｂ内のデ
ータの下位５ビツトの値からマツピングテーブル１２ｃ
内のデータを引いた値となる。

上記したように、相手のメモリ管理方式を意識せずにア
ドレス変換できるようにしている。

すなわち、複数のプロセッサからなるシステムにおいて
、それぞれのプロセッサを独自のメモリ管理機能をもっ
て稼働させることを可能とするだけでなく、別々のメモ
リ管理方式のもとで、相互のデータの授受を互いに相手
の方式を意識することなしに、相手に割り当てられたメ
モリ領域をアクセスできるようにしている。これにより
、各ブロセッサは独自のメモリ管理方式にしたかってメ
モリを有効に利用できるとともに、相互に煩わしいデー
タ授受のだめのプロトコイルを要しない他、各プロセッ
サごとに異なるＯ８が稼働していても何の問題もない。

したかって、高性能なシステムを容易に実現し得るもの
である。

なお、上記実施例においては、マツピングテーブル上の
データとして単にアドレスデータのみを格納してなる場
合について説明したか、実際には、たとえばマツピング
テーブルを変更する際においてはそれを他のプロセッサ
が参照しているか否かにより制御する手段が必要である
。

すなわち、本発明によれば、各プロセッサはそれぞれが
管理するところのメモリ領域を相互に共有することか可
能となる。しかしながら、このような構成とした場合、
あるプロセッサ（これをプロセッサＡとする）か別のプ
ロセッサ（これをプロセッサＢとする）の管理するマツ
ピングテーブルを介してメモリをアクセスして処理を実
行している最中に、アービトレーションによってプロセ
ッサＢかアクティブとなり、これか管理するマツピンク
テーブルの書き換えを行うと、以後、プロセッサＡはこ
のマツピンクテーブルを介してのアクセスかできなくな
るということか起こり得る。

したかって、マツピンクテーブルの変更については、そ
れを他のプロセッサか参照しているか否かにより制御す
る手段が必要となる。

そこで、本発明においては、マツピンクテーブル上に制
御フラグを設けることにより、これを実現している。

第８図は、上記したマツピングテーブル上における各デ
ータのセツティングフォーマットの一例を示すものであ
る。

この場合、マツピングテーブル１２．〜６は、これを介
して変換されるアドレスデータを格納するアドレス部と
、上記制御フラグを格納するフラグ部とから構成されて
いる。アドレス部における具体的な設定値は前記第７図
に示したものと同様である。そして、この設定値のそれ
ぞれに、つまりそれぞれのメモリプロットごとに制御フ
ラグが付与されている。

フラグ部は、さらに複数のビットからなり、そのそれぞ
れが各プロセッサに割り当てられている。

しかして、プロセッサかマツピングテーブル１２、〜．
を介してアクセスする際には、たとえば第９図に示す如
く、そのフラグ部の該当するビット位置をオン状態とす
るようにし、これを終了する場合には同じく該当するビ
ット位置をオフ状態とすることにより行われる。

一方、マツピングテーブル１２．〜．を変更する場合、
たとえば第１０図に示す如く、そのマツピングテーブル
１２．〜６を管理するプロセッサは、自分以外のすべて
のフラグがオフ状態であることを確認した上で行うよう
にする。

以上の処理は、マツピングテーブルへのアクセスが任意
に可能とされた前記第３図に示した構成により容易に実
現される。

次に、本発明の他の実施例（変形例）について説明する
。

第１１図は、たとえば２つのプロセッサを搭載して構成
した場合を例に示すものである。

ここでは、一方のプロセッサのみかマツピングテーブル
を具備するとともに、プロセッサは２つしかないので特
にアービタは設けず、プロセッサ間のＨＯＬＤ／ＨＬＤ
Ａ信号によりバスの専有権の授受を処理するようになっ
ている。

すなわち、第２プロセツサ１０２かたとえばメモリ１０
３をアクセスしたい場合には、ます、信号線１０４を介
して第１プロセツサ１０１にＨＯＬＤ信号が与えられる
。すると、第１プロセツサ１０１は停止状態とされ、そ
の応答としてのＨＬＤＡ信号か信号線１０５を介して返
送される。

これにより、第２プロセツサ１０２がアクティブとされ
るとともに、セレクタ１０６が切り換えられ、マツピン
グテーブル１０７にアドレスを与えるための信号線が第
１プロセツサ１０１のアドレス線１０１ａから第２プロ
セツサ１０２のローカルアドレスバス１０２ａに変更さ
れる。

また、上記ローカルアドレスバス１０２ａはデコーダ１
０８によって常に監視され、第２プロてソサ１０２から
のアドレスが直にシステムバス］０９に出力すべきもの
か、第１プロでノサ］０］の管理するマノピンクテーブ
ル１　（Ｔｌ　７　ヲ介して出力すべきものであるかに
応して、ケート１］０またはケート１１］が選択的に制
御される。すなわち、直に出力すべきアドレスはケート
］］０を介してシステムバス１０９に送出され、またマ
ツピングテーブル１０７を介して出力すべきアドレスは
ゲート１１１がらシステムハス１０９上に送られること
になる。

このように、プロセッサか２つの場合には、非常に簡単
な構成によりメモリの共有化が可能である。

なお、図に示した１０１ｂ、１０２ｂは、それぞれ第１
．第２プロセッサ１０１．１０２からシステムバス１０
９に延出されたデータ線および入出力制御線である。

その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。

［発明の効果］ 以上、詳述したようにこの発明によれば、別々のメモリ
管理方式のもとて自由にアドレス変換できるようになる
ため、各プロセッサの何するメモリ管理方式を意識する
ことなく、そのプロでソサか管理するメモリ領域に対し
、他のプロセッサか任意にアクセスすることを可能とす
る高性能な情報処理装置を提供できる。

【図面の簡単な説明】

第１図ないし第７図はこの発明の一実施例を示すもので
、第１図は４つのプロセッサを搭載するマルチプロセッ
サシステムを例に示す情報処理装置の構成図、第２図は
メモリにおける各プロセッサごとの割り付けの一例を示
す図、第３図はマツピングテーブルの構成を示すブロッ
ク図、第４図はバスアービトレーションにかかる制御線
群を示す図、第５図はローカルアドレスバス上における
デコーダ部の構成を示す図、第６図は１つのプロセッサ
まわりのアドレス信号線の割り付ｌすの例を示すブロッ
ク図、第７図はアドレスまわりの動作を説明するために
示す図であり、第８図はマツピングテーブル上における
各データのセツティングフォーマットの一例を示す図、
第９図は他のプロセッサか管理するマツピングテーブル
を介してアクセスする場合の動作を説明するために示す
フローチャート、第１Ｏ図はマツピングテーブルを変更
する際の動作を説明するために示すフローチャート、第
１１図は他の実施例として２つのプロセッサを搭載して
構成した場合を例に示す情報処理装置の構成図である。 １０ａ〜１０ｄ・・・第１ないし第４プロセ、ノサ、１
１ａ〜ｌｌｄ・・第１ないし第４セレクタ、１２ａ〜１
２ｄ・・第１ないし第４マツピングテーブル、１２１　
・・マツピングテーブルＲＡＭ。 １２□　１２３・・・ゲート、１２４・・・ゲート回路
、１３２〜１３ｄ＝第１ゲート、１４　ａ　〜１４　ｄ
　−第２ゲート、１５・・・デコーダ、１６・・・アー
ビタ、１７・・メモリ、２３・・・システムバス、２６
・・・ローカルアドレスバス。 出願人代理人　弁理士　鈴江武彦 第４図 第 図 勇２ブ’Ｄｔ、”７１０ｂ ｖ３フ′０セ、りηＣ 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサから出力される論理アドレスを物理ア
   ドレスに変換するためのマツピングテーブルを有する情
   報処理装置において、 各々のプロセッサが前記マツピングテーブルを相互に参
   照してアドレス変換を行うよう制御する相互参照手段を
   設けたことを特徴とする情報処理装置。