JPH04111153A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04111153A JPH04111153A JP23011190A JP23011190A JPH04111153A JP H04111153 A JPH04111153 A JP H04111153A JP 23011190 A JP23011190 A JP 23011190A JP 23011190 A JP23011190 A JP 23011190A JP H04111153 A JPH04111153 A JP H04111153A
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- processor
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- mapping table
- memory
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明は、たとえば複数のプロセッサによって共有の
メモリを管理するマルチプロセッサシステムなどの、特
に高度で高性能が要求される情報処理装置に関する。
メモリを管理するマルチプロセッサシステムなどの、特
に高度で高性能が要求される情報処理装置に関する。
(従来の技術)
一般に、マルチプロセッサシステムでは、相互データ通
信、共有データの管理が大きな問題の1つとなっている
。この種のシステムにおいては、通常、メモリ空間上に
特定領域を設け、その範囲はそれぞれのプロセッサが持
つメモリ管理対象からはずし、特別な領域として取り扱
う方法が取られている。したがって、この領域は小領域
に限定されるのが一般的であり、大量データを取り扱う
ような場合にはその分だけメモリを増設して行うなどの
措置が取られるようになっている。
信、共有データの管理が大きな問題の1つとなっている
。この種のシステムにおいては、通常、メモリ空間上に
特定領域を設け、その範囲はそれぞれのプロセッサが持
つメモリ管理対象からはずし、特別な領域として取り扱
う方法が取られている。したがって、この領域は小領域
に限定されるのが一般的であり、大量データを取り扱う
ような場合にはその分だけメモリを増設して行うなどの
措置が取られるようになっている。
しかしながら、上記した方法の場合、メモリの利用効率
が悪く、基本的に大量データの共有化には不向きである
。また、各プロセッサに対し、メモリ上の特定領域を意
識させる必要があるため、それぞれが独立に持つメモリ
管理機能の機能と柔軟さに対して大きな制約を設けるこ
とになるという欠点があった。
が悪く、基本的に大量データの共有化には不向きである
。また、各プロセッサに対し、メモリ上の特定領域を意
識させる必要があるため、それぞれが独立に持つメモリ
管理機能の機能と柔軟さに対して大きな制約を設けるこ
とになるという欠点があった。
(発明が解決しようとする課題)
上記したように、従来のマルチプロセッサシステムにお
いてメモリ空間上の特定領域を特別な領域として取り扱
う方法の場合、基本的に大量デ−夕の共有化には不向き
てあり、また各プロセッサが独立に持つメモリ管理機能
の機能と柔軟さに対して大きな制約を設けることになる
という欠点かあった。
いてメモリ空間上の特定領域を特別な領域として取り扱
う方法の場合、基本的に大量デ−夕の共有化には不向き
てあり、また各プロセッサが独立に持つメモリ管理機能
の機能と柔軟さに対して大きな制約を設けることになる
という欠点かあった。
そこで、この発明は、各プロセッサの有するメモリ管理
方式を意識することなく、そのプロセッサが管理するメ
モリ領域に対し、他のプロセッサが任意にアクセスする
ことを可能とする高性能な情報処理装置を提供すること
を目的としている。
方式を意識することなく、そのプロセッサが管理するメ
モリ領域に対し、他のプロセッサが任意にアクセスする
ことを可能とする高性能な情報処理装置を提供すること
を目的としている。
〔発明の構成]
(課題を解決するための手段)
上記の目的を達成するために、この発明の情報処理装置
にあっては、複数のプロセッサから出力される論理アド
レスを物理アドレスに変換するためのマツピングテーブ
ルを有するものにおいて、各々のプロセッサが前記マツ
ピングテーブルを相互に参照してアドレス変換を行うよ
う制御する相互参照手段を設けた構成とされている。
にあっては、複数のプロセッサから出力される論理アド
レスを物理アドレスに変換するためのマツピングテーブ
ルを有するものにおいて、各々のプロセッサが前記マツ
ピングテーブルを相互に参照してアドレス変換を行うよ
う制御する相互参照手段を設けた構成とされている。
(作用)
この発明は、上記した手段により、相手のメモリ管理方
式を意識せずにアドレス変換できるようになるため、他
のプロセッサが管理するメモリ領域へのアクセスか61
能となるとともに、メモリを有効に利用し得るものであ
る。
式を意識せずにアドレス変換できるようになるため、他
のプロセッサが管理するメモリ領域へのアクセスか61
能となるとともに、メモリを有効に利用し得るものであ
る。
(実施例)
以下、この発明の一実施例について図面を参照して説明
する。
する。
第1図は、この発明の情報処理装置を、たとえば4つの
プロセッサを搭載するマルチプロセッサシステムを例に
示すものである。
プロセッサを搭載するマルチプロセッサシステムを例に
示すものである。
ここでは、各プロセッサごとに独自にメモリ管理か行え
るようにそれぞれにマツピングテーブルを具備しており
、これを介してシステムバスにアドレスを出力すること
で、各プロセッサ共有のメモリをアクセスするようにな
っている。
るようにそれぞれにマツピングテーブルを具備しており
、これを介してシステムバスにアドレスを出力すること
で、各プロセッサ共有のメモリをアクセスするようにな
っている。
すなわち、このマルチプロセッサシステムは、第1ない
し第4プロセツサ10a〜10dと、各プロセッサ10
a〜10 dごとに設けられた第1ないし第4セレクタ
11 a〜lldと、同しく第1ないし第4マツピング
テーブル12a〜12dと、同じく第1.第2ゲート1
3a 〜13d。
し第4プロセツサ10a〜10dと、各プロセッサ10
a〜10 dごとに設けられた第1ないし第4セレクタ
11 a〜lldと、同しく第1ないし第4マツピング
テーブル12a〜12dと、同じく第1.第2ゲート1
3a 〜13d。
14a 〜14dと、デコーダ15と、アビータ16と
、メモリ17とから構成されている。
、メモリ17とから構成されている。
上記第1ないし第4プロセツサ10a〜IC1dからは
、それぞれアドレス線21a〜21dとデータ線および
入出力制御線22a〜22dとが延出されている。アド
レス線21a〜21dのそれぞれは、上記第1ないし第
4セレクタlla〜11dにそれぞれ接続されている。
、それぞれアドレス線21a〜21dとデータ線および
入出力制御線22a〜22dとが延出されている。アド
レス線21a〜21dのそれぞれは、上記第1ないし第
4セレクタlla〜11dにそれぞれ接続されている。
データ線および入出力制御線22a〜22dのそれぞれ
は、システムバス23にそれぞれ接続されている。
は、システムバス23にそれぞれ接続されている。
この第1ないし第4プロセッサ10a−10dは、上記
システムバス23に信号線24a〜24dを介してシス
テムバスリクエスト信号を送信するとともに、この送信
に対して上記アビータ16よりシステムバス23および
信号線25a〜25dを介して送られてくるリクエスト
応答信号としてのバスアクノリッジ信号を受信すること
によりアクティブ状態となる。
システムバス23に信号線24a〜24dを介してシス
テムバスリクエスト信号を送信するとともに、この送信
に対して上記アビータ16よりシステムバス23および
信号線25a〜25dを介して送られてくるリクエスト
応答信号としてのバスアクノリッジ信号を受信すること
によりアクティブ状態となる。
上記第1ないし第4セレクタlla〜lldのそれぞれ
は、各マツピングテーブル12a〜12dへの入力を管
理するそれぞれのプロセッサ10a 〜10dからのア
ドレス線21a〜21dか、またはローカルアドレスバ
ス26上のアドレス線のいずれかを選択するようになっ
ている。
は、各マツピングテーブル12a〜12dへの入力を管
理するそれぞれのプロセッサ10a 〜10dからのア
ドレス線21a〜21dか、またはローカルアドレスバ
ス26上のアドレス線のいずれかを選択するようになっ
ている。
上記第1ないし第4マツピングテーブル12.g〜12
dは、各プロセッサ108〜10dか使用するメモリ1
7をそれぞれが独自に管理するためのものである。なお
、マツピングテーブル12a〜12dの具体的な構成に
ついては後述する。
dは、各プロセッサ108〜10dか使用するメモリ1
7をそれぞれが独自に管理するためのものである。なお
、マツピングテーブル12a〜12dの具体的な構成に
ついては後述する。
第1ゲート13a〜13dは、各マツピングテーブル1
.2 a〜12dからの出力を上記システムバス23へ
出力する際のオン/オフを制御するものである。
.2 a〜12dからの出力を上記システムバス23へ
出力する際のオン/オフを制御するものである。
第2ケート14a〜14dは、各マツピングテーブル1
2a〜12dからの出力を上記ローカルアドレろバス2
6へ出力する際のオン/オフを制御するものである。
2a〜12dからの出力を上記ローカルアドレろバス2
6へ出力する際のオン/オフを制御するものである。
ここで、上記マツピングテーブル12a〜12dへの入
力を選択する各セレクタlla〜1 ]、 d、ならび
に上記ローカルアドレスバス26への出力の制御を行う
各第2ゲート14 a〜14 dは、システムバス23
を介して供給されるアビータ16からのハスアクノリッ
ジ信号によって制御される。また、上記システムバス2
3上への出力の制御を行う各第]ケート13a〜13d
は、上記デコーダ15から信号線27a〜27dを介し
て供給されるテーブル選択信号によって制御される。
力を選択する各セレクタlla〜1 ]、 d、ならび
に上記ローカルアドレスバス26への出力の制御を行う
各第2ゲート14 a〜14 dは、システムバス23
を介して供給されるアビータ16からのハスアクノリッ
ジ信号によって制御される。また、上記システムバス2
3上への出力の制御を行う各第]ケート13a〜13d
は、上記デコーダ15から信号線27a〜27dを介し
て供給されるテーブル選択信号によって制御される。
デコーダ15は、上記ローカルアドレスバス26上のア
ドレスを常に監視し、あらかじめ各プロセッサ10a〜
10dに割り当てられたアドレスを検知した際に、その
プロセッサの第1ゲートをアクティブとすることにより
システムバス23上ヘアドレスか出力されるようにする
ものである。
ドレスを常に監視し、あらかじめ各プロセッサ10a〜
10dに割り当てられたアドレスを検知した際に、その
プロセッサの第1ゲートをアクティブとすることにより
システムバス23上ヘアドレスか出力されるようにする
ものである。
アービタ16は、各プロセッサ10a〜10dから出力
されるシステムバスリクエスト信号を受は取り、あらか
じめ規定されたアルゴリズムにしたかってシステムバス
リクエスト信号を出力したプロセッサの1つを選択して
それにバスアクノリッジ信号を返送するものである。な
お、アービタ16の具体的な構成については後述する。
されるシステムバスリクエスト信号を受は取り、あらか
じめ規定されたアルゴリズムにしたかってシステムバス
リクエスト信号を出力したプロセッサの1つを選択して
それにバスアクノリッジ信号を返送するものである。な
お、アービタ16の具体的な構成については後述する。
しかして、各プロセッサ10a−10dは、上記アービ
タ16からのパスアクノリッジ信号を受けたもののみか
アクティブ状態、つまりシステムバス23へのアクセス
権を得ることになる。したかって、このシステムバス2
3の専有権を持つプロセッサのみが、メモリ17へのア
クセスなど、システムバス23上の任意のデバイスへの
アクセスか可能となる。
タ16からのパスアクノリッジ信号を受けたもののみか
アクティブ状態、つまりシステムバス23へのアクセス
権を得ることになる。したかって、このシステムバス2
3の専有権を持つプロセッサのみが、メモリ17へのア
クセスなど、システムバス23上の任意のデバイスへの
アクセスか可能となる。
すなわち、本実施例では、パスアクノリッジ信号を受は
取ったプロセッサ10a〜10dのみがアクティブ状態
となり、アドレスが出力される。
取ったプロセッサ10a〜10dのみがアクティブ状態
となり、アドレスが出力される。
そして、それぞれに具備されるセレクタlla〜11
’dによりそのアドレスか選択されて対応するマツピン
グテーブル12a〜12dに入力されるとともに、その
マツピングテーブル12a〜12(1からの出力がロー
カルアドレスバス26上に出力されるよう、それぞれの
第2ゲート14a〜14 dか制御される。
’dによりそのアドレスか選択されて対応するマツピン
グテーブル12a〜12dに入力されるとともに、その
マツピングテーブル12a〜12(1からの出力がロー
カルアドレスバス26上に出力されるよう、それぞれの
第2ゲート14a〜14 dか制御される。
一方、ハスアクノリッジ信号を受は取らないプロセッサ
10a〜]、 Odは停止状態となり、システムハス2
3を解放するとともに、ローカルアドレスバス26上の
他のプロセッサから出力されるアドレスか自分の所有す
るマツピングテーブルに入力されるべく、各セレクタに
より選択される。
10a〜]、 Odは停止状態となり、システムハス2
3を解放するとともに、ローカルアドレスバス26上の
他のプロセッサから出力されるアドレスか自分の所有す
るマツピングテーブルに入力されるべく、各セレクタに
より選択される。
第2図は、上記メモリ17における各プロセッサ10a
〜10dごとの割り付けの一例を示すものである。
〜10dごとの割り付けの一例を示すものである。
この場合、後述するマンピングテーブル12a〜12d
の構成にもとづき、基本的にはメモリブロック単位ごと
に各プロセッサの割り付は部位は混在しても良いが、こ
こでは説明を簡略化するために、それぞれ連続した領域
が割り当てられている。したかって、各プロセッサ10
a〜10dは、それぞれの領域内において独自の管理体
系のもとで、任意にメモリ17を使用することか可能で
ある。
の構成にもとづき、基本的にはメモリブロック単位ごと
に各プロセッサの割り付は部位は混在しても良いが、こ
こでは説明を簡略化するために、それぞれ連続した領域
が割り当てられている。したかって、各プロセッサ10
a〜10dは、それぞれの領域内において独自の管理体
系のもとで、任意にメモリ17を使用することか可能で
ある。
また、割り当て外領域をアクセスする場合には、そのア
クセス鎖酸に割り当てられたプロセッサが管理するマツ
ピングテーブルを介することによりアクセスできる。
クセス鎖酸に割り当てられたプロセッサが管理するマツ
ピングテーブルを介することによりアクセスできる。
次に、第1図に示すところの各構成要素について詳細に
説明する。
説明する。
第3図は、マツピングテーブル12a〜12(Hの構成
を示すものである。
を示すものである。
すなわち、マツピングテーブル12a〜12dのそれぞ
れは、マツピングテーブル格納用RAM121 この
マツピングテーブル格納用RAM12+に対するテーブ
ルデータのセツティングを制御するためのゲート12□
、上記マツピングテーブル格納用RAMI 2+にて変
換されたアドレスの出力を制御するためのゲート123
、およびプロセッサかメモリ17をreadまたはwr
iteLようとするときに上記ゲート12゜をアクティ
ブとするためのゲート回路124により構成されている
。
れは、マツピングテーブル格納用RAM121 この
マツピングテーブル格納用RAM12+に対するテーブ
ルデータのセツティングを制御するためのゲート12□
、上記マツピングテーブル格納用RAMI 2+にて変
換されたアドレスの出力を制御するためのゲート123
、およびプロセッサかメモリ17をreadまたはwr
iteLようとするときに上記ゲート12゜をアクティ
ブとするためのゲート回路124により構成されている
。
マツピングテーブル格納用RA M 12 、は、プロ
セッサからアドレス信号線125を介して供給されるa
ddress 1i−jjに対してアドレス変換を施
し、これをaddress hh〜i1Nとして上記
ゲート12.およびアドレス信号線126を介して出力
するものである。すなわち、たとえば1Mバイトのアド
レス空間を有するプロセッサが1ブロツク4にバイトの
メモリ管理を行おうとするとき、プロセッサから出力さ
れるaddress12〜address19かマツピ
ングテーブルRAM12.のアドレスに与えられ、これ
に対する当該アドレスのデータを出力することによって
アドレス変換を施してaddress00=addre
ssllかそのまま出力されるようにする。この場合、
マツピングテーブルRA M 121に256ワードの
容量のものを用意すれば、全メモリ空間をマツピングで
きることになる。
セッサからアドレス信号線125を介して供給されるa
ddress 1i−jjに対してアドレス変換を施
し、これをaddress hh〜i1Nとして上記
ゲート12.およびアドレス信号線126を介して出力
するものである。すなわち、たとえば1Mバイトのアド
レス空間を有するプロセッサが1ブロツク4にバイトの
メモリ管理を行おうとするとき、プロセッサから出力さ
れるaddress12〜address19かマツピ
ングテーブルRAM12.のアドレスに与えられ、これ
に対する当該アドレスのデータを出力することによって
アドレス変換を施してaddress00=addre
ssllかそのまま出力されるようにする。この場合、
マツピングテーブルRA M 121に256ワードの
容量のものを用意すれば、全メモリ空間をマツピングで
きることになる。
ゲート12□は、上記マツピングテーブルRA M 1
2 Iのデータ側とデータバス127との間に接続され
、プロセッサから信号線128を介して供給されるi1
0 read信号もしくはi10 write信号
に応じて、上記マンピングテーブルRAM12.に対す
るテーブルデータの書き込みあるいは読み出しを制御す
るものである。
2 Iのデータ側とデータバス127との間に接続され
、プロセッサから信号線128を介して供給されるi1
0 read信号もしくはi10 write信号
に応じて、上記マンピングテーブルRAM12.に対す
るテーブルデータの書き込みあるいは読み出しを制御す
るものである。
ケート123は、上記マツピングテーブルRA M 1
2 、のデータ側に接続され、プロセッサから信号線1
29を介して供給されるmemory read信号
またはmemo r yw r i t e信号によっ
てenableとなるゲート回路124の出力によりア
クティブとなるようになっている。
2 、のデータ側に接続され、プロセッサから信号線1
29を介して供給されるmemory read信号
またはmemo r yw r i t e信号によっ
てenableとなるゲート回路124の出力によりア
クティブとなるようになっている。
なお、上記したデータバス127および各信号線、12
g、1.2gは、いずれも第1図では省略されている。
g、1.2gは、いずれも第1図では省略されている。
第4図は、バスアービトレーションにががる制御線図を
示すものである。
示すものである。
すなわち、−群のバスリクエスト信号線24a24b、
〜と一群のバスアクノリッジ信号線25a、25b、〜
とは、それぞれ1本ずつ対をなして各プロセッサ10a
、10b、〜に割り当てられ、プロセッサの搭載数(こ
こでは、4機)分だけ前記システムバス23上に装備さ
れている。
〜と一群のバスアクノリッジ信号線25a、25b、〜
とは、それぞれ1本ずつ対をなして各プロセッサ10a
、10b、〜に割り当てられ、プロセッサの搭載数(こ
こでは、4機)分だけ前記システムバス23上に装備さ
れている。
すでに説明したように、プロセッサかたとえばメモリ1
7をreadまたはw r i t e Lようとする
場合、本実施例では、まず、そのプロセッサよりアービ
タ16にバスリクエスト信号が送出される。このとき、
複数のプロセッサから同時にバスリクエスト信号が送出
されている場合には、アービタ16によりそのうちの1
つが選択される。
7をreadまたはw r i t e Lようとする
場合、本実施例では、まず、そのプロセッサよりアービ
タ16にバスリクエスト信号が送出される。このとき、
複数のプロセッサから同時にバスリクエスト信号が送出
されている場合には、アービタ16によりそのうちの1
つが選択される。
この場合のアルゴリズムはシステムのアプリケーション
により様々であるが、本実施例ではラウントロピン方式
が採用されている。これは、現在、選択されているもの
は次回には最も優先権が低くなるという方式である。
により様々であるが、本実施例ではラウントロピン方式
が採用されている。これは、現在、選択されているもの
は次回には最も優先権が低くなるという方式である。
前述したように、アービタ16によって選択されるとそ
のプロセッサがアクティブとされるとともに、当該プロ
セッサが備えるセレクタやゲートも前述の如くして規定
の設定がなされる。
のプロセッサがアクティブとされるとともに、当該プロ
セッサが備えるセレクタやゲートも前述の如くして規定
の設定がなされる。
また、この実施例では、アービタ16により選択される
プロセッサは1つのみであり、このとき、他のプロセッ
サはインアクティブ、つまり動作停止状態となる。
プロセッサは1つのみであり、このとき、他のプロセッ
サはインアクティブ、つまり動作停止状態となる。
第5図は、ローカルアドレスバス26上におけるデコー
ダ部の構成を示すものである。
ダ部の構成を示すものである。
デコーダ15は、ローカルアドレスバス26上のアドレ
ス値を常に監視し、その値かあらかしめ設定された各プ
ロセッサに対するメモリ]7の割り付は領域内であれば
該当するプロセッサに備えられたゲートをアクティブと
し、そのプロセッサの所有するマツピングテーブルから
のアドレス値をシステムバス23上に出力させるもので
ある。
ス値を常に監視し、その値かあらかしめ設定された各プ
ロセッサに対するメモリ]7の割り付は領域内であれば
該当するプロセッサに備えられたゲートをアクティブと
し、そのプロセッサの所有するマツピングテーブルから
のアドレス値をシステムバス23上に出力させるもので
ある。
ここで、上記デコーダ15は一般の論理回路で構成する
ようにしても良いが、この部分にもう1つのマツピング
テーブル格納用RAMを設け、その内容にもとづいて各
プロセッサへのゲート制御を行うようにすれば、第2図
に示した各プロセッサごとに連続したメモリ割り当てで
はなく、ブロック単位ごとに混在して割り当てたり、こ
れを自動的に変更したりすることも可能である。
ようにしても良いが、この部分にもう1つのマツピング
テーブル格納用RAMを設け、その内容にもとづいて各
プロセッサへのゲート制御を行うようにすれば、第2図
に示した各プロセッサごとに連続したメモリ割り当てで
はなく、ブロック単位ごとに混在して割り当てたり、こ
れを自動的に変更したりすることも可能である。
次に、本実施例におけるアドレスの割り付けの例、およ
びアドレスまわりの動作について説明する。
びアドレスまわりの動作について説明する。
第6図は、1つのプロセッサまわりのアドレス信号線の
割り付けの例として、第1プロセツサ10aまわりを取
り出して示すものである。
割り付けの例として、第1プロセツサ10aまわりを取
り出して示すものである。
ここでは、4にハイドを1つのブロックとし、第2図に
示したように、1プロセツサあたり128にバイトのメ
モリ割り付けをした場合について考えてみる。また、各
プロセッサは、0番地より128にバイト番地までしか
論理的なアクセス範囲はないものとする。
示したように、1プロセツサあたり128にバイトのメ
モリ割り付けをした場合について考えてみる。また、各
プロセッサは、0番地より128にバイト番地までしか
論理的なアクセス範囲はないものとする。
まず、アービタ16の選択によって第1プロセツサ10
aかアクティブ状態の場合、プロセッサ10aから出力
されるaddress00〜address16までの
17ビツトのアドレスか、上位5ビツトのメモリブロッ
ク選択アドレスと下位12ビツトのブロック内アドレス
とに分割される。ブロック選択アドレスは、第1セレク
タ11aを介して第1マツピングテーブル12aに入力
される。そして、このプロセッサ10aに割り当てられ
たメモリ領域の範囲をアクセスする場合には、この範囲
で任意にマツピングされた8ビツトのアドレスに変換さ
れて出力される。このアドレス、たとえば384にバイ
ト番地〜512にバイト番地の範囲などのアドレスは、
第2ゲート14aを介してローカルアドレスバス26上
に出力される。
aかアクティブ状態の場合、プロセッサ10aから出力
されるaddress00〜address16までの
17ビツトのアドレスか、上位5ビツトのメモリブロッ
ク選択アドレスと下位12ビツトのブロック内アドレス
とに分割される。ブロック選択アドレスは、第1セレク
タ11aを介して第1マツピングテーブル12aに入力
される。そして、このプロセッサ10aに割り当てられ
たメモリ領域の範囲をアクセスする場合には、この範囲
で任意にマツピングされた8ビツトのアドレスに変換さ
れて出力される。このアドレス、たとえば384にバイ
ト番地〜512にバイト番地の範囲などのアドレスは、
第2ゲート14aを介してローカルアドレスバス26上
に出力される。
また、このアドレスは、デコーダ15によって監視され
る。そして、このアドレスがそれを出力するプロセッサ
10aに割り当てられたものであった場合には第1ゲー
ト13aが開かれ、システムバス23上にそのアドレス
が上記した下位のブロック内アドレスとともに出力され
る。
る。そして、このアドレスがそれを出力するプロセッサ
10aに割り当てられたものであった場合には第1ゲー
ト13aが開かれ、システムバス23上にそのアドレス
が上記した下位のブロック内アドレスとともに出力され
る。
ここでもし、他のプロセッサ10b〜10dに割り当て
られたメモリ領域をアクセスする場合には、あらかじめ
マツピングテーブル12aに当該アドレスを設定してお
くことにより行われる。すなわち、デコーダ15により
そのアドレスに割り付けられたプロセッサの第1ゲート
がオーブンされ、そのプロセッサが管理するところのマ
ツピングテーブル上のアドレス値がシステムバス23上
に出力される。
られたメモリ領域をアクセスする場合には、あらかじめ
マツピングテーブル12aに当該アドレスを設定してお
くことにより行われる。すなわち、デコーダ15により
そのアドレスに割り付けられたプロセッサの第1ゲート
がオーブンされ、そのプロセッサが管理するところのマ
ツピングテーブル上のアドレス値がシステムバス23上
に出力される。
一方、アクティブでないプロセッサ10b〜10dがそ
れぞれ管理するマツピングテーブル12b〜12dに対
する入力には、ローカルアドレスバス26上の値が与え
られる。したかって、アクティブなプロセッサ10aか
らローカルアドレスバス26上に出力されたアドレスの
、address12〜address16 (本実施
例の場合)の値からさらにアドレスが変換されてシステ
ムバス23上に出力されることになる。
れぞれ管理するマツピングテーブル12b〜12dに対
する入力には、ローカルアドレスバス26上の値が与え
られる。したかって、アクティブなプロセッサ10aか
らローカルアドレスバス26上に出力されたアドレスの
、address12〜address16 (本実施
例の場合)の値からさらにアドレスが変換されてシステ
ムバス23上に出力されることになる。
第7図は、上記したアドレスまわりの動作を示すもので
ある。
ある。
たとえば今、第2プロセツサ10bはアクティブであり
、このプロセッサ10bにはメモリ領域384にバイト
番地〜512にバイト番地が割り当てられ、第3プロセ
ツサ10cはインアクティブであり、同じ<512にバ
イト番地〜640にバイト番地が割り当てられているも
のとする。
、このプロセッサ10bにはメモリ領域384にバイト
番地〜512にバイト番地が割り当てられ、第3プロセ
ツサ10cはインアクティブであり、同じ<512にバ
イト番地〜640にバイト番地が割り当てられているも
のとする。
この場合、第2プロセツサ10bの管理するマツピング
テーブル12b内のアドレス値の上位3ビツトかrol
lJのときには、このテーブル12bからのアドレス値
がシステムバス23上に出力される。しかし、図に示す
ように、マツピングテーブル12b内のアドレス値の上
位3ビツトかrlooJのときには、第3プロセツサ1
0cの管理するマツピングテーブル12c内のアドレス
値がシステムバス23上に出力されることになる。この
ときのアドレス値は、マツピングテーブル12b内のデ
ータの下位5ビツトの値からマツピングテーブル12c
内のデータを引いた値となる。
テーブル12b内のアドレス値の上位3ビツトかrol
lJのときには、このテーブル12bからのアドレス値
がシステムバス23上に出力される。しかし、図に示す
ように、マツピングテーブル12b内のアドレス値の上
位3ビツトかrlooJのときには、第3プロセツサ1
0cの管理するマツピングテーブル12c内のアドレス
値がシステムバス23上に出力されることになる。この
ときのアドレス値は、マツピングテーブル12b内のデ
ータの下位5ビツトの値からマツピングテーブル12c
内のデータを引いた値となる。
上記したように、相手のメモリ管理方式を意識せずにア
ドレス変換できるようにしている。
ドレス変換できるようにしている。
すなわち、複数のプロセッサからなるシステムにおいて
、それぞれのプロセッサを独自のメモリ管理機能をもっ
て稼働させることを可能とするだけでなく、別々のメモ
リ管理方式のもとで、相互のデータの授受を互いに相手
の方式を意識することなしに、相手に割り当てられたメ
モリ領域をアクセスできるようにしている。これにより
、各ブロセッサは独自のメモリ管理方式にしたかってメ
モリを有効に利用できるとともに、相互に煩わしいデー
タ授受のだめのプロトコイルを要しない他、各プロセッ
サごとに異なるO8が稼働していても何の問題もない。
、それぞれのプロセッサを独自のメモリ管理機能をもっ
て稼働させることを可能とするだけでなく、別々のメモ
リ管理方式のもとで、相互のデータの授受を互いに相手
の方式を意識することなしに、相手に割り当てられたメ
モリ領域をアクセスできるようにしている。これにより
、各ブロセッサは独自のメモリ管理方式にしたかってメ
モリを有効に利用できるとともに、相互に煩わしいデー
タ授受のだめのプロトコイルを要しない他、各プロセッ
サごとに異なるO8が稼働していても何の問題もない。
したかって、高性能なシステムを容易に実現し得るもの
である。
である。
なお、上記実施例においては、マツピングテーブル上の
データとして単にアドレスデータのみを格納してなる場
合について説明したか、実際には、たとえばマツピング
テーブルを変更する際においてはそれを他のプロセッサ
が参照しているか否かにより制御する手段が必要である
。
データとして単にアドレスデータのみを格納してなる場
合について説明したか、実際には、たとえばマツピング
テーブルを変更する際においてはそれを他のプロセッサ
が参照しているか否かにより制御する手段が必要である
。
すなわち、本発明によれば、各プロセッサはそれぞれが
管理するところのメモリ領域を相互に共有することか可
能となる。しかしながら、このような構成とした場合、
あるプロセッサ(これをプロセッサAとする)か別のプ
ロセッサ(これをプロセッサBとする)の管理するマツ
ピングテーブルを介してメモリをアクセスして処理を実
行している最中に、アービトレーションによってプロセ
ッサBかアクティブとなり、これか管理するマツピンク
テーブルの書き換えを行うと、以後、プロセッサAはこ
のマツピンクテーブルを介してのアクセスかできなくな
るということか起こり得る。
管理するところのメモリ領域を相互に共有することか可
能となる。しかしながら、このような構成とした場合、
あるプロセッサ(これをプロセッサAとする)か別のプ
ロセッサ(これをプロセッサBとする)の管理するマツ
ピングテーブルを介してメモリをアクセスして処理を実
行している最中に、アービトレーションによってプロセ
ッサBかアクティブとなり、これか管理するマツピンク
テーブルの書き換えを行うと、以後、プロセッサAはこ
のマツピンクテーブルを介してのアクセスかできなくな
るということか起こり得る。
したかって、マツピンクテーブルの変更については、そ
れを他のプロセッサか参照しているか否かにより制御す
る手段が必要となる。
れを他のプロセッサか参照しているか否かにより制御す
る手段が必要となる。
そこで、本発明においては、マツピンクテーブル上に制
御フラグを設けることにより、これを実現している。
御フラグを設けることにより、これを実現している。
第8図は、上記したマツピングテーブル上における各デ
ータのセツティングフォーマットの一例を示すものであ
る。
ータのセツティングフォーマットの一例を示すものであ
る。
この場合、マツピングテーブル12.〜6は、これを介
して変換されるアドレスデータを格納するアドレス部と
、上記制御フラグを格納するフラグ部とから構成されて
いる。アドレス部における具体的な設定値は前記第7図
に示したものと同様である。そして、この設定値のそれ
ぞれに、つまりそれぞれのメモリプロットごとに制御フ
ラグが付与されている。
して変換されるアドレスデータを格納するアドレス部と
、上記制御フラグを格納するフラグ部とから構成されて
いる。アドレス部における具体的な設定値は前記第7図
に示したものと同様である。そして、この設定値のそれ
ぞれに、つまりそれぞれのメモリプロットごとに制御フ
ラグが付与されている。
フラグ部は、さらに複数のビットからなり、そのそれぞ
れが各プロセッサに割り当てられている。
れが各プロセッサに割り当てられている。
しかして、プロセッサかマツピングテーブル12、〜.
を介してアクセスする際には、たとえば第9図に示す如
く、そのフラグ部の該当するビット位置をオン状態とす
るようにし、これを終了する場合には同じく該当するビ
ット位置をオフ状態とすることにより行われる。
を介してアクセスする際には、たとえば第9図に示す如
く、そのフラグ部の該当するビット位置をオン状態とす
るようにし、これを終了する場合には同じく該当するビ
ット位置をオフ状態とすることにより行われる。
一方、マツピングテーブル12.〜.を変更する場合、
たとえば第10図に示す如く、そのマツピングテーブル
12.〜6を管理するプロセッサは、自分以外のすべて
のフラグがオフ状態であることを確認した上で行うよう
にする。
たとえば第10図に示す如く、そのマツピングテーブル
12.〜6を管理するプロセッサは、自分以外のすべて
のフラグがオフ状態であることを確認した上で行うよう
にする。
以上の処理は、マツピングテーブルへのアクセスが任意
に可能とされた前記第3図に示した構成により容易に実
現される。
に可能とされた前記第3図に示した構成により容易に実
現される。
次に、本発明の他の実施例(変形例)について説明する
。
。
第11図は、たとえば2つのプロセッサを搭載して構成
した場合を例に示すものである。
した場合を例に示すものである。
ここでは、一方のプロセッサのみかマツピングテーブル
を具備するとともに、プロセッサは2つしかないので特
にアービタは設けず、プロセッサ間のHOLD/HLD
A信号によりバスの専有権の授受を処理するようになっ
ている。
を具備するとともに、プロセッサは2つしかないので特
にアービタは設けず、プロセッサ間のHOLD/HLD
A信号によりバスの専有権の授受を処理するようになっ
ている。
すなわち、第2プロセツサ102かたとえばメモリ10
3をアクセスしたい場合には、ます、信号線104を介
して第1プロセツサ101にHOLD信号が与えられる
。すると、第1プロセツサ101は停止状態とされ、そ
の応答としてのHLDA信号か信号線105を介して返
送される。
3をアクセスしたい場合には、ます、信号線104を介
して第1プロセツサ101にHOLD信号が与えられる
。すると、第1プロセツサ101は停止状態とされ、そ
の応答としてのHLDA信号か信号線105を介して返
送される。
これにより、第2プロセツサ102がアクティブとされ
るとともに、セレクタ106が切り換えられ、マツピン
グテーブル107にアドレスを与えるための信号線が第
1プロセツサ101のアドレス線101aから第2プロ
セツサ102のローカルアドレスバス102aに変更さ
れる。
るとともに、セレクタ106が切り換えられ、マツピン
グテーブル107にアドレスを与えるための信号線が第
1プロセツサ101のアドレス線101aから第2プロ
セツサ102のローカルアドレスバス102aに変更さ
れる。
また、上記ローカルアドレスバス102aはデコーダ1
08によって常に監視され、第2プロてソサ102から
のアドレスが直にシステムバス]09に出力すべきもの
か、第1プロでノサ]0]の管理するマノピンクテーブ
ル1 (Tl 7 ヲ介して出力すべきものであるかに
応して、ケート1]0またはケート11]が選択的に制
御される。すなわち、直に出力すべきアドレスはケート
]]0を介してシステムバス109に送出され、またマ
ツピングテーブル107を介して出力すべきアドレスは
ゲート111がらシステムハス109上に送られること
になる。
08によって常に監視され、第2プロてソサ102から
のアドレスが直にシステムバス]09に出力すべきもの
か、第1プロでノサ]0]の管理するマノピンクテーブ
ル1 (Tl 7 ヲ介して出力すべきものであるかに
応して、ケート1]0またはケート11]が選択的に制
御される。すなわち、直に出力すべきアドレスはケート
]]0を介してシステムバス109に送出され、またマ
ツピングテーブル107を介して出力すべきアドレスは
ゲート111がらシステムハス109上に送られること
になる。
このように、プロセッサか2つの場合には、非常に簡単
な構成によりメモリの共有化が可能である。
な構成によりメモリの共有化が可能である。
なお、図に示した101b、102bは、それぞれ第1
.第2プロセッサ101.102からシステムバス10
9に延出されたデータ線および入出力制御線である。
.第2プロセッサ101.102からシステムバス10
9に延出されたデータ線および入出力制御線である。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
変形実施可能なことは勿論である。
[発明の効果]
以上、詳述したようにこの発明によれば、別々のメモリ
管理方式のもとて自由にアドレス変換できるようになる
ため、各プロセッサの何するメモリ管理方式を意識する
ことなく、そのプロでソサか管理するメモリ領域に対し
、他のプロセッサか任意にアクセスすることを可能とす
る高性能な情報処理装置を提供できる。
管理方式のもとて自由にアドレス変換できるようになる
ため、各プロセッサの何するメモリ管理方式を意識する
ことなく、そのプロでソサか管理するメモリ領域に対し
、他のプロセッサか任意にアクセスすることを可能とす
る高性能な情報処理装置を提供できる。
第1図ないし第7図はこの発明の一実施例を示すもので
、第1図は4つのプロセッサを搭載するマルチプロセッ
サシステムを例に示す情報処理装置の構成図、第2図は
メモリにおける各プロセッサごとの割り付けの一例を示
す図、第3図はマツピングテーブルの構成を示すブロッ
ク図、第4図はバスアービトレーションにかかる制御線
群を示す図、第5図はローカルアドレスバス上における
デコーダ部の構成を示す図、第6図は1つのプロセッサ
まわりのアドレス信号線の割り付lすの例を示すブロッ
ク図、第7図はアドレスまわりの動作を説明するために
示す図であり、第8図はマツピングテーブル上における
各データのセツティングフォーマットの一例を示す図、
第9図は他のプロセッサか管理するマツピングテーブル
を介してアクセスする場合の動作を説明するために示す
フローチャート、第1O図はマツピングテーブルを変更
する際の動作を説明するために示すフローチャート、第
11図は他の実施例として2つのプロセッサを搭載して
構成した場合を例に示す情報処理装置の構成図である。 10a〜10d・・・第1ないし第4プロセ、ノサ、1
1a〜lld・・第1ないし第4セレクタ、12a〜1
2d・・第1ないし第4マツピングテーブル、121
・・マツピングテーブルRAM。 12□ 123・・・ゲート、124・・・ゲート回路
、132〜13d=第1ゲート、14 a 〜14 d
−第2ゲート、15・・・デコーダ、16・・・アー
ビタ、17・・メモリ、23・・・システムバス、26
・・・ローカルアドレスバス。 出願人代理人 弁理士 鈴江武彦 第4図 第 図 勇2ブ’Dt、”710b v3フ′0セ、りηC 第 図 第 図 第 図
、第1図は4つのプロセッサを搭載するマルチプロセッ
サシステムを例に示す情報処理装置の構成図、第2図は
メモリにおける各プロセッサごとの割り付けの一例を示
す図、第3図はマツピングテーブルの構成を示すブロッ
ク図、第4図はバスアービトレーションにかかる制御線
群を示す図、第5図はローカルアドレスバス上における
デコーダ部の構成を示す図、第6図は1つのプロセッサ
まわりのアドレス信号線の割り付lすの例を示すブロッ
ク図、第7図はアドレスまわりの動作を説明するために
示す図であり、第8図はマツピングテーブル上における
各データのセツティングフォーマットの一例を示す図、
第9図は他のプロセッサか管理するマツピングテーブル
を介してアクセスする場合の動作を説明するために示す
フローチャート、第1O図はマツピングテーブルを変更
する際の動作を説明するために示すフローチャート、第
11図は他の実施例として2つのプロセッサを搭載して
構成した場合を例に示す情報処理装置の構成図である。 10a〜10d・・・第1ないし第4プロセ、ノサ、1
1a〜lld・・第1ないし第4セレクタ、12a〜1
2d・・第1ないし第4マツピングテーブル、121
・・マツピングテーブルRAM。 12□ 123・・・ゲート、124・・・ゲート回路
、132〜13d=第1ゲート、14 a 〜14 d
−第2ゲート、15・・・デコーダ、16・・・アー
ビタ、17・・メモリ、23・・・システムバス、26
・・・ローカルアドレスバス。 出願人代理人 弁理士 鈴江武彦 第4図 第 図 勇2ブ’Dt、”710b v3フ′0セ、りηC 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 複数のプロセッサから出力される論理アドレスを物理ア
ドレスに変換するためのマツピングテーブルを有する情
報処理装置において、 各々のプロセッサが前記マツピングテーブルを相互に参
照してアドレス変換を行うよう制御する相互参照手段を
設けたことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23011190A JPH04111153A (ja) | 1990-08-31 | 1990-08-31 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23011190A JPH04111153A (ja) | 1990-08-31 | 1990-08-31 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04111153A true JPH04111153A (ja) | 1992-04-13 |
Family
ID=16902739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23011190A Pending JPH04111153A (ja) | 1990-08-31 | 1990-08-31 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04111153A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08297646A (ja) * | 1995-04-26 | 1996-11-12 | Kofu Nippon Denki Kk | 並列計算機 |
JPH08297647A (ja) * | 1995-04-26 | 1996-11-12 | Kofu Nippon Denki Kk | 並列計算機 |
US7180750B2 (en) | 2004-09-21 | 2007-02-20 | Nec Corporation | Structure for preventing stacking connectors on boards from coming apart and electronic device |
-
1990
- 1990-08-31 JP JP23011190A patent/JPH04111153A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08297646A (ja) * | 1995-04-26 | 1996-11-12 | Kofu Nippon Denki Kk | 並列計算機 |
JPH08297647A (ja) * | 1995-04-26 | 1996-11-12 | Kofu Nippon Denki Kk | 並列計算機 |
US7180750B2 (en) | 2004-09-21 | 2007-02-20 | Nec Corporation | Structure for preventing stacking connectors on boards from coming apart and electronic device |
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