JP2550868B2 - 通信制御ｌｓｉ - Google Patents
通信制御ｌｓｉInfo
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- JP2550868B2 JP2550868B2 JP5161536A JP16153693A JP2550868B2 JP 2550868 B2 JP2550868 B2 JP 2550868B2 JP 5161536 A JP5161536 A JP 5161536A JP 16153693 A JP16153693 A JP 16153693A JP 2550868 B2 JP2550868 B2 JP 2550868B2
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Description
【０００１】
【産業上の利用分野】本発明は、通信制御ＬＳＩに関
し、特に、プロトコル処理機能を有する通信制御ＬＳＩ
に関する。
し、特に、プロトコル処理機能を有する通信制御ＬＳＩ
に関する。
【０００２】
【従来の技術】通信制御ＬＳＩでは、送信データを一時
的に蓄積する領域、受信データを一時的に蓄積する領
域、プロトコル処理におけるデータのワークエリアとな
る領域などを設ける必要がある。従来の通信制御ＬＳＩ
の場合、これらの領域は、それぞれ送信ＦＩＦＯ（Firs
t In First Out）として用いるＲＡＭ、受信ＦＩＦＯと
して用いるＲＡＭ、プロトコル処理に用いるワークＲＡ
Ｍなどとして設けられ、使用目的別の個々のＲＡＭとし
て１チップに内蔵されている。したがって、この通信制
御ＬＳＩでは独立した複数のＲＡＭ領域が設けられてい
ることになる。
的に蓄積する領域、受信データを一時的に蓄積する領
域、プロトコル処理におけるデータのワークエリアとな
る領域などを設ける必要がある。従来の通信制御ＬＳＩ
の場合、これらの領域は、それぞれ送信ＦＩＦＯ（Firs
t In First Out）として用いるＲＡＭ、受信ＦＩＦＯと
して用いるＲＡＭ、プロトコル処理に用いるワークＲＡ
Ｍなどとして設けられ、使用目的別の個々のＲＡＭとし
て１チップに内蔵されている。したがって、この通信制
御ＬＳＩでは独立した複数のＲＡＭ領域が設けられてい
ることになる。
【０００３】
【発明が解決しようとする課題】上述した従来の通信制
御ＬＳＩでは、１チップ内に独立した複数面のＲＡＭが
内蔵されているが、使用目的（ＦＩＦＯ用かワーク用か
など）に応じて各ＲＡＭの語長を予め設定し、設定した
語長に基づいて設計・製造が行なわれる。したがって、
送信・受信の回線速度や送信と受信とのスループット差
に応じて送信ＦＩＦＯと受信ＦＩＦＯの語長比率を可変
とすることができない。また、プロトコル処理の軽重と
回線速度に応じ、送信ＦＩＦＯや受信ＦＩＦＯの必要語
長と、ソフトキューなどに使用されるワーク用ＲＡＭ領
域の必要語長との比率を可変とすることができない。こ
のため、必要量を越えたＲＡＭを設けてしまったり、特
定のＲＡＭの容量不足が生じたときに、ＬＳＩ製造時に
処理能力に制限を加えスペックダウンでこの容量不足に
対処したり、といったことが起こり得る。また、複数面
のＲＡＭを１チップ上に設けるため、チップレイアウト
上のデッドスペースの増加などが起こり、チップサイズ
が増大するという問題点もある。
御ＬＳＩでは、１チップ内に独立した複数面のＲＡＭが
内蔵されているが、使用目的（ＦＩＦＯ用かワーク用か
など）に応じて各ＲＡＭの語長を予め設定し、設定した
語長に基づいて設計・製造が行なわれる。したがって、
送信・受信の回線速度や送信と受信とのスループット差
に応じて送信ＦＩＦＯと受信ＦＩＦＯの語長比率を可変
とすることができない。また、プロトコル処理の軽重と
回線速度に応じ、送信ＦＩＦＯや受信ＦＩＦＯの必要語
長と、ソフトキューなどに使用されるワーク用ＲＡＭ領
域の必要語長との比率を可変とすることができない。こ
のため、必要量を越えたＲＡＭを設けてしまったり、特
定のＲＡＭの容量不足が生じたときに、ＬＳＩ製造時に
処理能力に制限を加えスペックダウンでこの容量不足に
対処したり、といったことが起こり得る。また、複数面
のＲＡＭを１チップ上に設けるため、チップレイアウト
上のデッドスペースの増加などが起こり、チップサイズ
が増大するという問題点もある。
【０００４】本発明の目的は、チップサイズの増大の問
題が起こらず、ＲＡＭの使用量が少なく、かつ使用目的
に対して割り当てられる記憶領域の語長比率を自由に変
更できる通信制御ＬＳＩを提供することにある。
題が起こらず、ＲＡＭの使用量が少なく、かつ使用目的
に対して割り当てられる記憶領域の語長比率を自由に変
更できる通信制御ＬＳＩを提供することにある。
【０００５】
【課題を解決するための手段】本発明の通信制御ＬＳＩ
は、使用目的の異なる複数のデータ格納領域を有する通
信制御ＬＳＩにおいて、前記複数のデータ格納領域に共
通に設けられるＲＡＭと、前記データ格納領域ごとに設
けられ前記ＲＡＭにおける当該データ格納領域の先頭ア
ドレスを絶対領域番地として保持するアドレスレジスタ
と、前記データ格納領域ごとに設けられ前記ＲＡＭにお
ける当該データ格納領域に割り当てられた語長を保持す
る語長レジスタと、データの種類に応じ前記複数のデー
タ格納領域のうちの１つを選択し、選択されたデータ格
納領域に対応するアドレスレジスタと語長レジスタとを
参照し、前記選択されたデータ格納領域での相対領域番
地として表わされた入出力ポインタを用い、前記データ
を前記選択されたデータ格納領域に入出力するデータ入
出力手段と、前記アドレスレジスタおよび前記語長レジ
スタの内容を変更する変更手段とを有し、前記各データ
格納領域が相互にアドレスが重ならないようにして前記
ＲＡＭ内に共存することを特徴とする。
は、使用目的の異なる複数のデータ格納領域を有する通
信制御ＬＳＩにおいて、前記複数のデータ格納領域に共
通に設けられるＲＡＭと、前記データ格納領域ごとに設
けられ前記ＲＡＭにおける当該データ格納領域の先頭ア
ドレスを絶対領域番地として保持するアドレスレジスタ
と、前記データ格納領域ごとに設けられ前記ＲＡＭにお
ける当該データ格納領域に割り当てられた語長を保持す
る語長レジスタと、データの種類に応じ前記複数のデー
タ格納領域のうちの１つを選択し、選択されたデータ格
納領域に対応するアドレスレジスタと語長レジスタとを
参照し、前記選択されたデータ格納領域での相対領域番
地として表わされた入出力ポインタを用い、前記データ
を前記選択されたデータ格納領域に入出力するデータ入
出力手段と、前記アドレスレジスタおよび前記語長レジ
スタの内容を変更する変更手段とを有し、前記各データ
格納領域が相互にアドレスが重ならないようにして前記
ＲＡＭ内に共存することを特徴とする。
【０００６】
【作用】複数のデータ格納領域に対して共通にＲＡＭを
設け、ＲＡＭ内において各データ格納領域に割り当てら
れる領域をアドレスレジスタと語長レジスタとによって
管理するので、データ格納領域の語長や語長比率を自由
に変更することができる。また、チップ上にＲＡＭ領域
を１箇所のみ設ければよいので、チップレイアウト上の
問題がなくなり、チップサイズの増大を抑えることがで
きる。
設け、ＲＡＭ内において各データ格納領域に割り当てら
れる領域をアドレスレジスタと語長レジスタとによって
管理するので、データ格納領域の語長や語長比率を自由
に変更することができる。また、チップ上にＲＡＭ領域
を１箇所のみ設ければよいので、チップレイアウト上の
問題がなくなり、チップサイズの増大を抑えることがで
きる。
【０００７】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。図１は、本発明の一実施例の通信制御ＬＳ
Ｉの構成を示すブロック図である。この通信制御ＬＳＩ
は、送信ＦＩＦＯや受信ＦＩＦＯの機能を備えるもので
あって、送信データ、受信データを問わず、同一のＲＡ
Ｍにこれらデータが一時的に蓄積されるようになってい
る。
て説明する。図１は、本発明の一実施例の通信制御ＬＳ
Ｉの構成を示すブロック図である。この通信制御ＬＳＩ
は、送信ＦＩＦＯや受信ＦＩＦＯの機能を備えるもので
あって、送信データ、受信データを問わず、同一のＲＡ
Ｍにこれらデータが一時的に蓄積されるようになってい
る。
【０００８】データ格納に使用される共有ＲＡＭ１２が
設けられ、共有ＲＡＭ１２にデータを書込むためのライ
トデータ選択回路３と共有ＲＡＭ１２からデータを読み
出すためのリードデータ分配回路１３が、それぞれ信号
線Ｓ２３，Ｓ２４を介して共有ＲＡＭ１２に接続されて
いる。ライトデータ選択回路３は、３本の入力データ線
Ｓ２５〜Ｓ２７を備え、これら入力データ線Ｓ２５〜Ｓ
２７のうちのいずれかを選択して入力データを共有ＲＡ
Ｍ１２に転送する。入力データ線Ｓ２５〜Ｓ２７のうち
の１つは送信データに対応し、別の１つは受信データに
対応している。リードデータ分配回路１３は、各入力デ
ータ線Ｓ２５〜Ｓ２７にそれぞれ対応する３本の出力デ
ータ線Ｓ２８〜Ｓ３０を備え、共有ＲＡＭ１２から読み
出されたデータをその内容に応じて出力データ線Ｓ２８
〜Ｓ３０のいずれかに出力する。本実施例では、共有Ｒ
ＡＭ１２は、送信ＦＩＦＯ領域、受信ＦＩＦＯ領域とし
て共通に使用されている。各ＦＩＦＯ領域は、共有ＲＡ
Ｍ１２内において相互に重ならないように、連続領域
（ブロック）としてそれぞれ設定されている。
設けられ、共有ＲＡＭ１２にデータを書込むためのライ
トデータ選択回路３と共有ＲＡＭ１２からデータを読み
出すためのリードデータ分配回路１３が、それぞれ信号
線Ｓ２３，Ｓ２４を介して共有ＲＡＭ１２に接続されて
いる。ライトデータ選択回路３は、３本の入力データ線
Ｓ２５〜Ｓ２７を備え、これら入力データ線Ｓ２５〜Ｓ
２７のうちのいずれかを選択して入力データを共有ＲＡ
Ｍ１２に転送する。入力データ線Ｓ２５〜Ｓ２７のうち
の１つは送信データに対応し、別の１つは受信データに
対応している。リードデータ分配回路１３は、各入力デ
ータ線Ｓ２５〜Ｓ２７にそれぞれ対応する３本の出力デ
ータ線Ｓ２８〜Ｓ３０を備え、共有ＲＡＭ１２から読み
出されたデータをその内容に応じて出力データ線Ｓ２８
〜Ｓ３０のいずれかに出力する。本実施例では、共有Ｒ
ＡＭ１２は、送信ＦＩＦＯ領域、受信ＦＩＦＯ領域とし
て共通に使用されている。各ＦＩＦＯ領域は、共有ＲＡ
Ｍ１２内において相互に重ならないように、連続領域
（ブロック）としてそれぞれ設定されている。
【０００９】プロセッサ１０が設けられており、プロセ
ッサ１０には、プロトコル処理のソフトウェアやプロセ
ッサ１０の動作を制御するソフトウェアを格納したＲＯ
Ｍ１が接続されている。さらに、送信ＦＩＦＯに対する
入出力ポインタなどを含み送信ＦＩＦＯに必要な制御を
行なう送信ＦＩＦＯ制御回路４と、共有ＲＡＭ１２にお
いて送信ＦＩＦＯ領域に割り当てられた語長の値を保持
する送信語長レジスタ５と、共有ＲＡＭ１２における送
信ＦＩＦＯ領域の先頭番地の値を保持する送信先頭アド
レスレジスタ６と、受信ＦＩＦＯに対する入出力ポイン
タなどを含み受信ＦＩＦＯに必要な制御を行なう受信Ｆ
ＩＦＯ制御回路７と、共有ＲＡＭ１２において受信ＦＩ
ＦＯ領域に割り当てられた語長の値を保持する受信語長
レジスタ８と、共有ＲＡＭ１２における受信ＦＩＦＯ領
域の先頭番地の値を保持する受信先頭アドレスレジスタ
９とが設けられている。各語長レジスタ５,８、各先頭
アドレスレジスタ６,９は、制御バスＳ２０によってプ
ロセッサ１０に接続され、プロセッサ１０によって値を
書き換えることが可能なようになっている。
ッサ１０には、プロトコル処理のソフトウェアやプロセ
ッサ１０の動作を制御するソフトウェアを格納したＲＯ
Ｍ１が接続されている。さらに、送信ＦＩＦＯに対する
入出力ポインタなどを含み送信ＦＩＦＯに必要な制御を
行なう送信ＦＩＦＯ制御回路４と、共有ＲＡＭ１２にお
いて送信ＦＩＦＯ領域に割り当てられた語長の値を保持
する送信語長レジスタ５と、共有ＲＡＭ１２における送
信ＦＩＦＯ領域の先頭番地の値を保持する送信先頭アド
レスレジスタ６と、受信ＦＩＦＯに対する入出力ポイン
タなどを含み受信ＦＩＦＯに必要な制御を行なう受信Ｆ
ＩＦＯ制御回路７と、共有ＲＡＭ１２において受信ＦＩ
ＦＯ領域に割り当てられた語長の値を保持する受信語長
レジスタ８と、共有ＲＡＭ１２における受信ＦＩＦＯ領
域の先頭番地の値を保持する受信先頭アドレスレジスタ
９とが設けられている。各語長レジスタ５,８、各先頭
アドレスレジスタ６,９は、制御バスＳ２０によってプ
ロセッサ１０に接続され、プロセッサ１０によって値を
書き換えることが可能なようになっている。
【００１０】入力するクロックを分周し、共有ＲＡＭ１
２の使用権を時分割で各ブロックに割り当てる時分割割
当信号Ｓ２２を生成する時分割切替制御回路２が設けら
れている。時分割割当信号Ｓ２２はライトデータ選択回
路３とアドレス選択回路１１に出力されている。アドレ
ス選択回路１１は、時分割切替制御回路２が割り当てた
ブロックに対応するＲＡＭアドレス信号Ｓ１９を選択・
中継するものであり、プロセッサ１０とアドレスバスＳ
１８で接続されている。さらに、アドレス選択回路１１
には、送信ＦＩＦＯ制御回路４から送信ＦＩＦＯに対す
る入出力ポインタを表わす信号Ｓ１４、送信先頭アドレ
スレジスタ６から送信ＦＩＦＯ領域の先頭番地を表わす
信号Ｓ１５、受信ＦＩＦＯ制御回路７から送信ＦＩＦＯ
に対する入出力ポインタを表わす信号Ｓ１６、受信先頭
アドレスレジスタ９から受信ＦＩＦＯ領域の先頭番地を
表わす信号Ｓ１７が入力する。このうち、入出力ポイン
タは、それぞれの領域における相対番地で表わされ、領
域の先頭番地は絶対番地で表わされている。アドレス選
択回路は１１は、時分割割当信号Ｓ２２で指示された領
域（ブロック）に対応する入出力ポインタ値と当該領域
の先頭番地値との論理和あるいは加算を行ない、得られ
た値をＲＡＭアドレス信号Ｓ１９として出力するように
構成されている。
２の使用権を時分割で各ブロックに割り当てる時分割割
当信号Ｓ２２を生成する時分割切替制御回路２が設けら
れている。時分割割当信号Ｓ２２はライトデータ選択回
路３とアドレス選択回路１１に出力されている。アドレ
ス選択回路１１は、時分割切替制御回路２が割り当てた
ブロックに対応するＲＡＭアドレス信号Ｓ１９を選択・
中継するものであり、プロセッサ１０とアドレスバスＳ
１８で接続されている。さらに、アドレス選択回路１１
には、送信ＦＩＦＯ制御回路４から送信ＦＩＦＯに対す
る入出力ポインタを表わす信号Ｓ１４、送信先頭アドレ
スレジスタ６から送信ＦＩＦＯ領域の先頭番地を表わす
信号Ｓ１５、受信ＦＩＦＯ制御回路７から送信ＦＩＦＯ
に対する入出力ポインタを表わす信号Ｓ１６、受信先頭
アドレスレジスタ９から受信ＦＩＦＯ領域の先頭番地を
表わす信号Ｓ１７が入力する。このうち、入出力ポイン
タは、それぞれの領域における相対番地で表わされ、領
域の先頭番地は絶対番地で表わされている。アドレス選
択回路は１１は、時分割割当信号Ｓ２２で指示された領
域（ブロック）に対応する入出力ポインタ値と当該領域
の先頭番地値との論理和あるいは加算を行ない、得られ
た値をＲＡＭアドレス信号Ｓ１９として出力するように
構成されている。
【００１１】次に、本実施例の動作について説明する。
【００１２】時分割切替制御回路２からの時分割割当信
号Ｓ２２に応じ、ライトデータ選択回路３で入力データ
線Ｓ２５〜Ｓ２７の中から１つが選択され、選択された
入力データ線のデータが共有ＲＡＭ１２に入力する。同
時にアドレス選択回路１１において、選択された領域に
対応する入出力ポインタと先頭番地とからＲＡＭアドレ
ス信号Ｓ１９が生成し、共有ＲＡＭ１２のアドレスが指
定されてそこにデータが書込まれる。そして時分割動作
により、各ブロックが順次選択され、次々と異なる種類
のデータが共有ＲＡＭ１２に蓄積されることになる。こ
の場合、共有ＲＡＭ１２に割り当てられた領域を越えて
書込みが行なわれないようにするため、各ＦＩＦＯ制御
回路４,７は、各語長レジスタ５,８に格納された値と入
出力ポインタ値とを比較し、入出力ポインタを管理す
る。
号Ｓ２２に応じ、ライトデータ選択回路３で入力データ
線Ｓ２５〜Ｓ２７の中から１つが選択され、選択された
入力データ線のデータが共有ＲＡＭ１２に入力する。同
時にアドレス選択回路１１において、選択された領域に
対応する入出力ポインタと先頭番地とからＲＡＭアドレ
ス信号Ｓ１９が生成し、共有ＲＡＭ１２のアドレスが指
定されてそこにデータが書込まれる。そして時分割動作
により、各ブロックが順次選択され、次々と異なる種類
のデータが共有ＲＡＭ１２に蓄積されることになる。こ
の場合、共有ＲＡＭ１２に割り当てられた領域を越えて
書込みが行なわれないようにするため、各ＦＩＦＯ制御
回路４,７は、各語長レジスタ５,８に格納された値と入
出力ポインタ値とを比較し、入出力ポインタを管理す
る。
【００１３】共有ＲＡＭ１２に割り当てられた各領域の
変更（例えば送信ＦＩＦＯ領域の語長を増やして受信Ｆ
ＩＦＯ領域の語長を減らす）は、プロセッサ１０からの
指示によって、各先頭アドレスレジスタ６,９および各
語長レジスタ５,８に記憶されている値を変更すること
によって行なわれる。したがって、各領域に割り当てら
れる語長を自由に変更することができる。
変更（例えば送信ＦＩＦＯ領域の語長を増やして受信Ｆ
ＩＦＯ領域の語長を減らす）は、プロセッサ１０からの
指示によって、各先頭アドレスレジスタ６,９および各
語長レジスタ５,８に記憶されている値を変更すること
によって行なわれる。したがって、各領域に割り当てら
れる語長を自由に変更することができる。
【００１４】
【発明の効果】以上説明したように本発明は、複数のデ
ータ格納領域に対して共通にＲＡＭを設け、ＲＡＭ内に
おいて各データ格納領域に割り当てられる領域をアドレ
スレジスタと語長レジスタとによって管理することによ
り、データ格納領域の語長や語長比率を自由に変更する
ことができるという効果がある。また、チップ上にＲＡ
Ｍ領域を１箇所のみ設ければよいので、チップレイアウ
ト上の問題がなくなり、チップサイズの増大を抑えるこ
とができるという効果がある。
ータ格納領域に対して共通にＲＡＭを設け、ＲＡＭ内に
おいて各データ格納領域に割り当てられる領域をアドレ
スレジスタと語長レジスタとによって管理することによ
り、データ格納領域の語長や語長比率を自由に変更する
ことができるという効果がある。また、チップ上にＲＡ
Ｍ領域を１箇所のみ設ければよいので、チップレイアウ
ト上の問題がなくなり、チップサイズの増大を抑えるこ
とができるという効果がある。
【図１】本発明の一実施例の通信制御ＬＳＩの構成を示
すブロック図である。
すブロック図である。
１ ＲＯＭ ２ 時分割切替制御回路 ３ ライトデータ選択回路 ４ 送信ＦＩＦＯ制御回路 ５ 送信語長レジスタ ６ 送信先頭アドレスレジスタ ７ 受信ＦＩＦＯ制御回路 ８ 受信語長レジスタ ９ 受信先頭アドレスレジスタ １０ プロセッサ １１ アドレス選択回路 １２ 共有ＲＡＭ １３ リードデータ分配回路
Claims (3)
- 【請求項１】 使用目的の異なる複数のデータ格納領域
を有する通信制御ＬＳＩにおいて、 前記複数のデータ格納領域に共通に設けられるＲＡＭ
と、 前記データ格納領域ごとに設けられ前記ＲＡＭにおける
当該データ格納領域の先頭アドレスを絶対領域番地とし
て保持するアドレスレジスタと、 前記データ格納領域ごとに設けられ前記ＲＡＭにおける
当該データ格納領域に割り当てられた語長を保持する語
長レジスタと、 データの種類に応じ前記複数のデータ格納領域のうちの
１つを選択し、選択されたデータ格納領域に対応するア
ドレスレジスタと語長レジスタとを参照し、前記選択さ
れたデータ格納領域での相対領域番地として表わされた
入出力ポインタを用い、前記データを前記選択されたデ
ータ格納領域に入出力するデータ入出力手段と、 前記アドレスレジスタおよび前記語長レジスタの内容を
変更する変更手段とを有し、 前記各データ格納領域が相互にアドレスが重ならないよ
うにして前記ＲＡＭ内に共存することを特徴とする通信
制御ＬＳＩ。 - 【請求項２】 データ入出力手段は、データ格納領域ご
との前記入出力ポインタの相対領域番地が前記語長レジ
スタから読み出される当該データ格納領域の語長を越え
ているかどうかのチェックを行ない、そののち前記アド
レスレジスタから読み出された当該データ格納領域の先
頭番地を前記入出力ポインタに加算し、加算値をアドレ
スとして前記ＲＡＭにアクセスする請求項１に記載の通
信制御ＬＳＩ。 - 【請求項３】 使用目的ごとにデータが時分割で入力
し、データ入出力手段は、前記時分割に同期してデータ
格納領域の選択を行なう請求項１または２に記載の通信
制御ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5161536A JP2550868B2 (ja) | 1993-06-30 | 1993-06-30 | 通信制御ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5161536A JP2550868B2 (ja) | 1993-06-30 | 1993-06-30 | 通信制御ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0721121A JPH0721121A (ja) | 1995-01-24 |
| JP2550868B2 true JP2550868B2 (ja) | 1996-11-06 |
Family
ID=15736970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5161536A Expired - Fee Related JP2550868B2 (ja) | 1993-06-30 | 1993-06-30 | 通信制御ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550868B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321280B1 (en) * | 1998-04-20 | 2001-11-20 | Fujitsu Limited | System LSI having communication function |
| JP5423419B2 (ja) * | 2010-01-21 | 2014-02-19 | 富士ゼロックス株式会社 | データ処理装置 |
| TWI480496B (zh) | 2013-11-20 | 2015-04-11 | Ind Tech Res Inst | 通電直熱再生式壓縮空氣乾燥裝置及除濕再生單元 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239343A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 送受信バッファリング制御方式 |
-
1993
- 1993-06-30 JP JP5161536A patent/JP2550868B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0721121A (ja) | 1995-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
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