JPH04109713A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04109713A JPH04109713A JP2227735A JP22773590A JPH04109713A JP H04109713 A JPH04109713 A JP H04109713A JP 2227735 A JP2227735 A JP 2227735A JP 22773590 A JP22773590 A JP 22773590A JP H04109713 A JPH04109713 A JP H04109713A
- Authority
- JP
- Japan
- Prior art keywords
- level
- channel
- input signal
- circuit
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000010354 integration Effects 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＣＭＯＳ構
成のレベルシフト回路を有する半導体集積回路装置に関
する。
成のレベルシフト回路を有する半導体集積回路装置に関
する。
第２図（ａ）は従来例の回路図、第２図（ｂ）は従来例
に使用されているＭＯＳ）ランジスタに示す半導体チッ
プの断面図である。
に使用されているＭＯＳ）ランジスタに示す半導体チッ
プの断面図である。
レベルシフト回路１０１は入力信号の論理振幅（０〜Ｖ
ｃｃ （５Ｖ ） ）を増幅（Ｇ〜Ｖｔ１Ｄ（１２Ｖ）
）して内部回路に伝達するものであるが、Ｎチャネルト
ランジスタＮ２．Ｎ３．ＰチャネルトランジスタＰ２．
Ｐ３はそれぞれ内部回路を構成するトランジスタと同じ
しきい電圧を有している。
ｃｃ （５Ｖ ） ）を増幅（Ｇ〜Ｖｔ１Ｄ（１２Ｖ）
）して内部回路に伝達するものであるが、Ｎチャネルト
ランジスタＮ２．Ｎ３．ＰチャネルトランジスタＰ２．
Ｐ３はそれぞれ内部回路を構成するトランジスタと同じ
しきい電圧を有している。
上述した従来のレベルシフト回路は、２個の電源を必要
とするばかりではなく、６個のトランジスタで回路が構
成されるため、集積度が悪いという欠点があった。
とするばかりではなく、６個のトランジスタで回路が構
成されるため、集積度が悪いという欠点があった。
また、内部回路のトランジスタとしきい電圧が同じトラ
ンジスタで構成されたＣＭＯＳインバータをレベルシフ
ト回路として使用しようとしても、入力信号の論理振幅
が内部回路のそれにより小さいので、入力信号が“Ｈ”
レベルになってもＰチャネルトランジスタが必ずしもオ
フにならないため、レベルシフト機能が不完全となり、
又定常電流が流れてしｔうという欠点がある。
ンジスタで構成されたＣＭＯＳインバータをレベルシフ
ト回路として使用しようとしても、入力信号の論理振幅
が内部回路のそれにより小さいので、入力信号が“Ｈ”
レベルになってもＰチャネルトランジスタが必ずしもオ
フにならないため、レベルシフト機能が不完全となり、
又定常電流が流れてしｔうという欠点がある。
本発明は、論理振幅を増幅するレベルシフト回路を有す
る半導体集積回路装置において、前記レベルシフト回路
は、入力信号の正（又は負）論理における°″Ｈ′”レ
ベルと電源電位との電位差の絶対値よりしきい電圧の絶
対値が大きいＰ（又はＮ）チャネルトランジスタを有す
るＣＭＯＳインバータであるというものである。
る半導体集積回路装置において、前記レベルシフト回路
は、入力信号の正（又は負）論理における°″Ｈ′”レ
ベルと電源電位との電位差の絶対値よりしきい電圧の絶
対値が大きいＰ（又はＮ）チャネルトランジスタを有す
るＣＭＯＳインバータであるというものである。
第１図（ａ＞は本発明の一実施例の回路図、第１図（ｂ
）は一実施例のレベルシフト回路を示す半導体チップの
断面図である。
）は一実施例のレベルシフト回路を示す半導体チップの
断面図である。
１はＰチャネルトランジスタのゲートポリシリコン膜、
２はＮチャネルトランジスタのゲートポリシリコン膜で
あり、ゲートポリシリコン膜直下の絶縁膜は通常Ｐチャ
ネルトランジスタとＮチャネルトランジスタで同時に形
成され、第２図のようになるが、本実施例ではレベルシ
フト回路のＰチャネルトランジスタレ１に対し、第１図
（ａ）のように絶縁１１Ｗ３上に絶縁膜４ａを積層し、
しきい電圧の絶対値をレベルシフト回路の入力信号のＨ
“レベルと電源電位ＶＤＤとの電位差の絶対値より大き
くする。
２はＮチャネルトランジスタのゲートポリシリコン膜で
あり、ゲートポリシリコン膜直下の絶縁膜は通常Ｐチャ
ネルトランジスタとＮチャネルトランジスタで同時に形
成され、第２図のようになるが、本実施例ではレベルシ
フト回路のＰチャネルトランジスタレ１に対し、第１図
（ａ）のように絶縁１１Ｗ３上に絶縁膜４ａを積層し、
しきい電圧の絶対値をレベルシフト回路の入力信号のＨ
“レベルと電源電位ＶＤＤとの電位差の絶対値より大き
くする。
入力信号ＩＮの振幅がＶｓｓ”ＯｖからＶＣＣ５ｖ、半
導体集積回路装置１００ａの電源電圧ＶＤＤが１２ｖで
あり、Ｐチャネルトランジスタレ１のしきい電圧の絶対
値か８ｖ、ＮチャネルトランジスタＮ１のしきい電圧の
絶対値か通常のＩＶであるとき、ＩＮか°“Ｌ ”レベ
ルＯｖなら、Ｐｌのゲートとバックゲート間電圧Ｖ。２
は１２ｖで８ｖより大きいからＰｌはオン、Ｎｌのゲー
トとバックゲート間電圧はＶ。ＮはＯｖでｌｖより小さ
いからＮ１はオフし、出力信号○ａは電源電圧ＶＤＤを
出力する。次に、ＩＮが゛Ｈパレベルの５ｖなら、■Ｇ
ＰはＶＤＤとＶＣＣの電位差７Ｖで８Ｖより小さいから
ＰｌはオフＩＶＧＮは５ｖで１ｖより大きいからオンし
、ＯａはＯｖを出力する。
導体集積回路装置１００ａの電源電圧ＶＤＤが１２ｖで
あり、Ｐチャネルトランジスタレ１のしきい電圧の絶対
値か８ｖ、ＮチャネルトランジスタＮ１のしきい電圧の
絶対値か通常のＩＶであるとき、ＩＮか°“Ｌ ”レベ
ルＯｖなら、Ｐｌのゲートとバックゲート間電圧Ｖ。２
は１２ｖで８ｖより大きいからＰｌはオン、Ｎｌのゲー
トとバックゲート間電圧はＶ。ＮはＯｖでｌｖより小さ
いからＮ１はオフし、出力信号○ａは電源電圧ＶＤＤを
出力する。次に、ＩＮが゛Ｈパレベルの５ｖなら、■Ｇ
ＰはＶＤＤとＶＣＣの電位差７Ｖで８Ｖより小さいから
ＰｌはオフＩＶＧＮは５ｖで１ｖより大きいからオンし
、ＯａはＯｖを出力する。
上述したように、０から５ｖ間で変化する入力信号に対
し、出力信号がＯから１２ｖ間で変化するレベルシフト
回路が実現し、入力信号がＯＶならＰチャネルトランジ
スタレ１がオン、ＮチャネルトランジスタＮ１がオフと
し、入力信号が５■ならＰチャネルトランジスタレ１が
オフ、Ｎチャネルトランジスタがオンとなるため、定常
電流が流れない構成になっている。
し、出力信号がＯから１２ｖ間で変化するレベルシフト
回路が実現し、入力信号がＯＶならＰチャネルトランジ
スタレ１がオン、ＮチャネルトランジスタＮ１がオフと
し、入力信号が５■ならＰチャネルトランジスタレ１が
オフ、Ｎチャネルトランジスタがオンとなるため、定常
電流が流れない構成になっている。
１電源方式で構成が簡単なため、半導体集積回路装置の
集積度を改善することができる。
集積度を改善することができる。
以上、正電源、正論理の場合について説明したが、負電
源、負論理の場合は、第３図（ａ）（ｂ）に示すように
、ＮチャネルトランジスタＮ４のしきい電圧の絶対値を
大きくすればよい。
源、負論理の場合は、第３図（ａ）（ｂ）に示すように
、ＮチャネルトランジスタＮ４のしきい電圧の絶対値を
大きくすればよい。
また、ＭＯＳ）ランジスタのしきい電圧の絶対値を大き
くするには、チャネルドーピングによってもよいことは
いうまでもない。
くするには、チャネルドーピングによってもよいことは
いうまでもない。
以上説明したように、本発明の半導体集積回路装置は、
レベルシフト回路をしきい電圧の絶対値が内部回路を構
成するトランジスタのそれより大きなＰ（またはＮ〉チ
ャネルトランジスタを含むＣＭＯＳインバータとするこ
とにより、素子数が削減されるため集積度を上げると共
に、単電源による動作を可能とする効果がある。
レベルシフト回路をしきい電圧の絶対値が内部回路を構
成するトランジスタのそれより大きなＰ（またはＮ〉チ
ャネルトランジスタを含むＣＭＯＳインバータとするこ
とにより、素子数が削減されるため集積度を上げると共
に、単電源による動作を可能とする効果がある。
さらに、単電源による回路構成が実現することで、２電
源による回路構成のようにＮウェル分離やＮウェル間の
ラッチアップ対策を行う必要がなくなるのでその点でも
集積度が上ると共に設計が容易になるという効果もある
。
源による回路構成のようにＮウェル分離やＮウェル間の
ラッチアップ対策を行う必要がなくなるのでその点でも
集積度が上ると共に設計が容易になるという効果もある
。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す回路図および断面図、第２図（ａ）および（ｂ）
はそれぞれ従来例を示す回路図および断面図、第３図（
ａ）および（ｂ）はそれぞれ本発明の他の実施例を示す
回路図および断面図である。 １．２・・・ゲートポリシリコン膜、３．４ａ。 ４ｂ・・・絶縁膜、５・・・Ｐ４型拡散層、６・・・Ｎ
ウェル、７・・・Ｎ＋型抵拡散層８・・・Ｐ型Ｓｉ基板
、９１．。 フィールド酸化膜、１０・・・層間絶縁膜、１１・・・
アルミニウム電極、１００，１００ａ、１００ｂ＝−半
導体集積回路装置、１０１．１０１ａ １０１ｂ−・
・レベルシフト回路、１０２，１０２ａ、１０２ｂ・・
・内部回路、ＩＮ・入力信号（又はその端子）、Ｐ１〜
Ｐ４・・Ｐチャネルトランジスタ、ＶＤＤ・・・正電源
端子、 ＶＤＤ・・・負電源端子。
を示す回路図および断面図、第２図（ａ）および（ｂ）
はそれぞれ従来例を示す回路図および断面図、第３図（
ａ）および（ｂ）はそれぞれ本発明の他の実施例を示す
回路図および断面図である。 １．２・・・ゲートポリシリコン膜、３．４ａ。 ４ｂ・・・絶縁膜、５・・・Ｐ４型拡散層、６・・・Ｎ
ウェル、７・・・Ｎ＋型抵拡散層８・・・Ｐ型Ｓｉ基板
、９１．。 フィールド酸化膜、１０・・・層間絶縁膜、１１・・・
アルミニウム電極、１００，１００ａ、１００ｂ＝−半
導体集積回路装置、１０１．１０１ａ １０１ｂ−・
・レベルシフト回路、１０２，１０２ａ、１０２ｂ・・
・内部回路、ＩＮ・入力信号（又はその端子）、Ｐ１〜
Ｐ４・・Ｐチャネルトランジスタ、ＶＤＤ・・・正電源
端子、 ＶＤＤ・・・負電源端子。
Claims (1)
- 論理振幅を増幅するレベルシフト回路を有する半導体集
積回路装置において、前記レベルシフト回路は、入力信
号の正（又は負）論理における“Ｈ”レベルと電源電位
との電位差の絶対値よりしきい電圧の絶対値が大きいＰ
（又はＮ）チャネルトランジスタを有するＣＭＯＳイン
バータであることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227735A JPH04109713A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227735A JPH04109713A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109713A true JPH04109713A (ja) | 1992-04-10 |
Family
ID=16865544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227735A Pending JPH04109713A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1990
- 1990-08-29 JP JP2227735A patent/JPH04109713A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| EP0951072B1 (en) * | 1996-04-08 | 2009-12-09 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4847522A (en) | CMOS amplifier/driver stage with output disable feature | |
| JPH02292914A (ja) | 非負荷形出力駆動回路と出力信号を供給する方法 | |
| JPH11205122A (ja) | 高電圧最終出力段 | |
| JPH07240678A (ja) | 半導体集積回路 | |
| JP3035188B2 (ja) | 半導体装置 | |
| US5773872A (en) | Semiconductor device having an integrated differential circuit with an improved common-mode rejection ratio (CMRR) | |
| JP2002026720A (ja) | 低消費電力回路 | |
| JPH04109713A (ja) | 半導体集積回路装置 | |
| US5930191A (en) | Semiconductor memory device having a plurality of power voltages | |
| TW472395B (en) | Semiconductor integrated circuit | |
| JPH0257345B2 (ja) | ||
| JPS63176015A (ja) | 集積回路 | |
| JPH06152376A (ja) | 半導体集積回路装置 | |
| JPH098638A (ja) | Ｃｍｏｓ入出力バッファ回路 | |
| JPS59126326A (ja) | Ｃ−ｍｏｓアナログスイツチ | |
| JP2755890B2 (ja) | トランスミッション型論理回路 | |
| JP2671808B2 (ja) | インタフェース回路 | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JPH11176950A (ja) | 半導体集積回路装置 | |
| JP2001274675A (ja) | 半導体集積回路 | |
| JP2002299467A (ja) | 出力回路 | |
| JPS63132527A (ja) | Ｃｍｏｓ論理回路 | |
| JPH03149873A (ja) | 半導体集積回路装置 | |
| JP3144825B2 (ja) | 出力バッファ回路 | |
| JPH1064265A (ja) | 半導体装置の出力回路 |