JPH04107011A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH04107011A JPH04107011A JP2225971A JP22597190A JPH04107011A JP H04107011 A JPH04107011 A JP H04107011A JP 2225971 A JP2225971 A JP 2225971A JP 22597190 A JP22597190 A JP 22597190A JP H04107011 A JPH04107011 A JP H04107011A
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- signal
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- controlled oscillator
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 23
- 230000005856 abnormality Effects 0.000 claims abstract description 10
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 2
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
外部からの人力信号に位相および周波数の同期した任意
の周波数を発生するＰＬＬ回路に関し、電圧制御発振器
が経時変化あるいは温度変化等により特性変動していて
も所要の出力周波数を正確に維持できることを目的とし
、 入力信号と出力信号との位相を比較する位相比較器と、
前記位相比較器から位相の方向および大きさに比例して
出力される電圧を平滑化するフィルタと、前記入力信号
の断または異常を検出して信号を発生する検出手段と、
前記フィルタの出力電圧を記憶し、前記検出手段の検出
信号により出力動作されるメモリ手段と、前記検出手段
の検出信号により動作され、前記フィルタから前記メモ
リ手段へ切換える切換手段と、前記切換手段を通して得
られる前記フィルタからの出力電圧および前記メモリ手
段からの電圧により発振駆動する電圧制御発振器と、を
備えてなるものである。
の周波数を発生するＰＬＬ回路に関し、電圧制御発振器
が経時変化あるいは温度変化等により特性変動していて
も所要の出力周波数を正確に維持できることを目的とし
、 入力信号と出力信号との位相を比較する位相比較器と、
前記位相比較器から位相の方向および大きさに比例して
出力される電圧を平滑化するフィルタと、前記入力信号
の断または異常を検出して信号を発生する検出手段と、
前記フィルタの出力電圧を記憶し、前記検出手段の検出
信号により出力動作されるメモリ手段と、前記検出手段
の検出信号により動作され、前記フィルタから前記メモ
リ手段へ切換える切換手段と、前記切換手段を通して得
られる前記フィルタからの出力電圧および前記メモリ手
段からの電圧により発振駆動する電圧制御発振器と、を
備えてなるものである。
本発明は、外部からの入力信号に位相および周波数の同
期した任意の周波数を発生するＰＬＬ （Ｐｈａｓｅ−
Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路に関する。
期した任意の周波数を発生するＰＬＬ （Ｐｈａｓｅ−
Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路に関する。
〔従来の技術］
第２図は、従来のＰＬＬ回路のブロック図である。
図において、１は位相比較器、２はローパスフィルタ、
３はローパスフィルタ２からの出力電圧および定電圧ｖ
、のいずれかを選択する切換回路、４は切換回路３から
出力される電圧により制御される電圧制御発振器である
。
３はローパスフィルタ２からの出力電圧および定電圧ｖ
、のいずれかを選択する切換回路、４は切換回路３から
出力される電圧により制御される電圧制御発振器である
。
上記のように構成されたＰＬＬ回路において、基準の入
力信号ｆ８と電圧制御発振器の出力信号ｆ０との位相が
位相比較器Ｉで比較される。ここで入力信号ｆ、と出力
信号ｆ０との間に位相差があれば、位相比較器１はその
位相の方向と大きさに比例した電圧を出力する。この電
圧はローパスフィルタ２で平滑化され、切換回路３を通
して電圧制御発振器４に入力される。これにより電圧制
御発振器４の出力信号の周波数ｆ０を変化させ、ｆ、＝
ｆ、の発振状態が維持されるようにする。
力信号ｆ８と電圧制御発振器の出力信号ｆ０との位相が
位相比較器Ｉで比較される。ここで入力信号ｆ、と出力
信号ｆ０との間に位相差があれば、位相比較器１はその
位相の方向と大きさに比例した電圧を出力する。この電
圧はローパスフィルタ２で平滑化され、切換回路３を通
して電圧制御発振器４に入力される。これにより電圧制
御発振器４の出力信号の周波数ｆ０を変化させ、ｆ、＝
ｆ、の発振状態が維持されるようにする。
一方、基準の入力信号ｆ、に断または異常が生じると、
これが図示しない検出回路により検出され、その検出信
号Ｓにより切換回路３をＰＬＬ回路の内部にある電圧■
１側に切換えることで電圧制御発振器４に定電圧ｖ、を
加える。その結果、電圧制御発振器４は定電圧で駆動さ
れ、所定の周波数ｆ０を出力する。
これが図示しない検出回路により検出され、その検出信
号Ｓにより切換回路３をＰＬＬ回路の内部にある電圧■
１側に切換えることで電圧制御発振器４に定電圧ｖ、を
加える。その結果、電圧制御発振器４は定電圧で駆動さ
れ、所定の周波数ｆ０を出力する。
ところで、上述のような従来のＰＬＬ＠１７１における
内部定電圧ｖ１は、工場からの出荷段階で電圧制御発振
器４の出力周波数が所定の値となるよう調整されるもの
であるため、電圧制御を発振器４の特性が経時変化した
り、あるいはＰＬＬ回路の使用温度条件が工場での調整
時と異なると、ＰＬＬ回路の出力周波数が変化してしま
う問題があった。
内部定電圧ｖ１は、工場からの出荷段階で電圧制御発振
器４の出力周波数が所定の値となるよう調整されるもの
であるため、電圧制御を発振器４の特性が経時変化した
り、あるいはＰＬＬ回路の使用温度条件が工場での調整
時と異なると、ＰＬＬ回路の出力周波数が変化してしま
う問題があった。
本発明は、このような点に鑑みなされたもので、電圧制
御発振器が経時変化、温度変化などにより特性が変化し
ていても所要の出力周波数を正確に維持できるＰＬＬ回
路を提供することにある。
御発振器が経時変化、温度変化などにより特性が変化し
ていても所要の出力周波数を正確に維持できるＰＬＬ回
路を提供することにある。
一実施例である第１図に対応づけて本発明を説明すると
、本発明は、入力信号ｒ８と出力信号ｆ。との位相を比
較する位相比較器１と、位相比較器１から位相の方向お
よび大きさに比例して出力される電圧を平滑化するフィ
ルタ２と、入力信号のｆ８の断または異常を検出して信
号を発生する検出手段６と、フィルタ２の出力電圧を記
憶し、前記検出手段６の検出信号により出力動作するメ
モリ手段５と、検出手段６の検出信号により動作され、
フィルタ２からメモリ手段５へ切換える切換手段３と、
切換手段３を通して得られるフィルタ２からの出力電圧
およびメモリ手段５から読出される電圧により発振駆動
する電圧制御発振器４と、を備えてなるものである。
、本発明は、入力信号ｒ８と出力信号ｆ。との位相を比
較する位相比較器１と、位相比較器１から位相の方向お
よび大きさに比例して出力される電圧を平滑化するフィ
ルタ２と、入力信号のｆ８の断または異常を検出して信
号を発生する検出手段６と、フィルタ２の出力電圧を記
憶し、前記検出手段６の検出信号により出力動作するメ
モリ手段５と、検出手段６の検出信号により動作され、
フィルタ２からメモリ手段５へ切換える切換手段３と、
切換手段３を通して得られるフィルタ２からの出力電圧
およびメモリ手段５から読出される電圧により発振駆動
する電圧制御発振器４と、を備えてなるものである。
入力信号「、が断または異常になると、これを検出した
検出手段６が切換手段３をメモリ手段５へ切換え接続し
、メモリ手段５に人力信号ｆ、の断または異常時にメモ
リ手段５に記憶された電圧を電圧制御発振器４に入力し
て発振動作させる。
検出手段６が切換手段３をメモリ手段５へ切換え接続し
、メモリ手段５に人力信号ｆ、の断または異常時にメモ
リ手段５に記憶された電圧を電圧制御発振器４に入力し
て発振動作させる。
これにより電圧制御発振器４が経時変化、温度変化など
により特性変動していても正確な所要周波数の出力信号
を得ることができる。
により特性変動していても正確な所要周波数の出力信号
を得ることができる。
［実施例］
以下、本発明の一実施例を第１図に基づいて説明する。
図において、ＰＬＬ回路は、第２図に示す場合と同様に
基準の人力信号ｆ、と出力信号ｆ。との位相を比較する
位相比較器１と、位相比較回路工から出力される位相の
方向および大きさに比例した電圧を平滑化するローパス
フィルタ２と、切換回路３および切換回路３から出力さ
れる電圧により駆動される電圧制御発振器４とを備える
。
基準の人力信号ｆ、と出力信号ｆ。との位相を比較する
位相比較器１と、位相比較回路工から出力される位相の
方向および大きさに比例した電圧を平滑化するローパス
フィルタ２と、切換回路３および切換回路３から出力さ
れる電圧により駆動される電圧制御発振器４とを備える
。
アナログメモリ（請求項のメモリ手段に相当）５は、ロ
ーパスフィルタ２から出力される電圧を記憶するもので
、コンデンサ等がら構成される。
ーパスフィルタ２から出力される電圧を記憶するもので
、コンデンサ等がら構成される。
アナログメモリ５の入力側はローパスフィルタ２の出力
側に接続され、その出力側は切換回路３の入力端子すに
接続される。また、切換回路３の入力端子ａにはローパ
スフィルタ２の出力側が接続されている。
側に接続され、その出力側は切換回路３の入力端子すに
接続される。また、切換回路３の入力端子ａにはローパ
スフィルタ２の出力側が接続されている。
入力信号ｆ、の断または異常は検出回路（請求項の検出
手段に相当）６により検出され、その検出信号Ｓは、ア
ナログメモリ５の続出指令および切換回路３の切換指令
として入力されるようになっている。
手段に相当）６により検出され、その検出信号Ｓは、ア
ナログメモリ５の続出指令および切換回路３の切換指令
として入力されるようになっている。
次に動作について説明する。
入力信号ｆ、に断または異常がない時は、切換回路３は
入力端子ａに切換接続されている。したがって、外部か
らの基準入力信号ｆ、と電圧制御発振器４の出力信号ｆ
０との位相は位相比較器ｌで比較される。ここで位相差
があると、位相比較回路１は位相の方向および大きさに
比例した電圧を出力する。この電圧はローパスフィルタ
２によって平滑化され、直流レベルの電圧ｖ、として切
換回路３を通し電圧制御発振器４に入力される。
入力端子ａに切換接続されている。したがって、外部か
らの基準入力信号ｆ、と電圧制御発振器４の出力信号ｆ
０との位相は位相比較器ｌで比較される。ここで位相差
があると、位相比較回路１は位相の方向および大きさに
比例した電圧を出力する。この電圧はローパスフィルタ
２によって平滑化され、直流レベルの電圧ｖ、として切
換回路３を通し電圧制御発振器４に入力される。
これにより電圧制御発振器４は、電圧ｖｆに応じて発振
駆動され、入力信号ｆ１に同期した周波数の出力信号ｆ
０が出力される。すなわち、ＰＬＬ回路はｆ、＝ｆ、が
維持されるようにループが働き、安定状態になる。また
、入力信号ｆ、の変化に伴いローパスフィルタ２から出
力される電圧Ｖ、はアナログメモリ５に記憶され、その
記憶内容も変化する。
駆動され、入力信号ｆ１に同期した周波数の出力信号ｆ
０が出力される。すなわち、ＰＬＬ回路はｆ、＝ｆ、が
維持されるようにループが働き、安定状態になる。また
、入力信号ｆ、の変化に伴いローパスフィルタ２から出
力される電圧Ｖ、はアナログメモリ５に記憶され、その
記憶内容も変化する。
一方、入力信号ｆ、が何らかの原因により断または異常
になると、これを検出した検出回路６からの信号Ｓによ
り切換回路３を入力端子すに切換えると同時に、入力信
号断または異常時のローパスフィルタ２の出力電圧ｖｆ
を記憶したアナログメモリ５からメモリ電圧を出力し、
この電圧を切換回路３を通して電圧制御発振器４に入力
する。
になると、これを検出した検出回路６からの信号Ｓによ
り切換回路３を入力端子すに切換えると同時に、入力信
号断または異常時のローパスフィルタ２の出力電圧ｖｆ
を記憶したアナログメモリ５からメモリ電圧を出力し、
この電圧を切換回路３を通して電圧制御発振器４に入力
する。
これにより電圧制御発振器４は、入力信号ｆ、の断また
は異常時のローパスフィルタ２の出力電圧で発振駆動さ
れる。
は異常時のローパスフィルタ２の出力電圧で発振駆動さ
れる。
すなわち、入力信号ｆ、が断または異常になる時点のフ
ィルタ出力電圧は、電圧制御発振器４の経時変化あるい
は温度変化等の特性変動を加味したフィードバック指令
値となっているため、電圧制御発振器４の出力信号ｆ０
は、入力ｆ、の断または異常時の前後とも同一の値であ
り、ＰＬＬ回路の出力周波数は変化しない。
ィルタ出力電圧は、電圧制御発振器４の経時変化あるい
は温度変化等の特性変動を加味したフィードバック指令
値となっているため、電圧制御発振器４の出力信号ｆ０
は、入力ｆ、の断または異常時の前後とも同一の値であ
り、ＰＬＬ回路の出力周波数は変化しない。
このように本実施例にあっては、電圧制御発振器が経時
変化あるいは温度変化などにより特性変動していても、
これに影響されることなく正確な所要周波数の出力信号
ｆ０を維持でき、通信機器の信号伝送等を支障なく行う
ことができる。
変化あるいは温度変化などにより特性変動していても、
これに影響されることなく正確な所要周波数の出力信号
ｆ０を維持でき、通信機器の信号伝送等を支障なく行う
ことができる。
なお、本発明は、請求項に記載された範囲において種々
変更できることは勿論である。
変更できることは勿論である。
以上説明したように本発明によれば、位相比較器からフ
ィルタを通して得られる電圧をメモリ手段に記憶してお
き、入力信号の断または異常時にメモリ手段に記憶した
電圧で電圧制御発振器を発振駆動させるから、電圧制御
発振器が経時変化あるいは温度変化等により特性変動し
ていても、出力周波数を所要の周波数に正確に維持する
ことができる。
ィルタを通して得られる電圧をメモリ手段に記憶してお
き、入力信号の断または異常時にメモリ手段に記憶した
電圧で電圧制御発振器を発振駆動させるから、電圧制御
発振器が経時変化あるいは温度変化等により特性変動し
ていても、出力周波数を所要の周波数に正確に維持する
ことができる。
第１図は本発明の一実施例を示す構成図、第２図は従来
のＰＬＬ回路の構成図である。 図において、 ｌは位相比較器、 ２はローパスフィルタ、 ３は切換回路、 ４は電圧制御発振器、 ５はアナログメモリである。
のＰＬＬ回路の構成図である。 図において、 ｌは位相比較器、 ２はローパスフィルタ、 ３は切換回路、 ４は電圧制御発振器、 ５はアナログメモリである。
Claims (1)
- （１）入力信号と出力信号との位相を比較する位相比較
器と、 前記位相比較器から位相の方向および大きさに比例して
出力される電圧を平滑化するフィルタと、前記入力信号
の断または異常を検出して信号を発生する検出手段と、 前記フィルタの出力電圧を記憶し、前記検出手段の検出
信号により出力動作されるメモリ手段と、前記検出手段
の検出信号により動作され、前記フィルタから前記メモ
リ手段へ切換える切換手段と、 前記切換手段を通して得られる前記フィルタからの出力
電圧および前記メモリ手段からの電圧により発振駆動す
る電圧制御発振器と、 を備えたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225971A JPH04107011A (ja) | 1990-08-28 | 1990-08-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225971A JPH04107011A (ja) | 1990-08-28 | 1990-08-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107011A true JPH04107011A (ja) | 1992-04-08 |
Family
ID=16837755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225971A Pending JPH04107011A (ja) | 1990-08-28 | 1990-08-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107011A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253869A (ja) * | 2005-03-09 | 2006-09-21 | Fujitsu Access Ltd | 位相同期回路 |
| US7642824B2 (en) | 2006-09-14 | 2010-01-05 | Hynix Semiconductor Inc. | PLL circuit and method of controlling the same |
| US7741888B2 (en) | 2006-09-14 | 2010-06-22 | Hynix Semiconductor Inc. | PLL circuit having loop filter and method of driving the same |
| US7864910B2 (en) | 2006-06-29 | 2011-01-04 | Hynix Semiconductor Inc. | Phase locked loop |
| US7876148B2 (en) | 2007-12-28 | 2011-01-25 | Hynix Semiconductor Inc. | Low pass filter and lock detector circuit |
| US7953998B2 (en) | 2007-05-14 | 2011-05-31 | Hynix Semiconductor Inc. | Clock generation circuit and semiconductor memory apparatus having the same |
| US8063708B2 (en) | 2007-05-16 | 2011-11-22 | Hynix Semiconductor Inc. | Phase locked loop and method for operating the same |
-
1990
- 1990-08-28 JP JP2225971A patent/JPH04107011A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253869A (ja) * | 2005-03-09 | 2006-09-21 | Fujitsu Access Ltd | 位相同期回路 |
| US7864910B2 (en) | 2006-06-29 | 2011-01-04 | Hynix Semiconductor Inc. | Phase locked loop |
| US7642824B2 (en) | 2006-09-14 | 2010-01-05 | Hynix Semiconductor Inc. | PLL circuit and method of controlling the same |
| US7741888B2 (en) | 2006-09-14 | 2010-06-22 | Hynix Semiconductor Inc. | PLL circuit having loop filter and method of driving the same |
| US7953998B2 (en) | 2007-05-14 | 2011-05-31 | Hynix Semiconductor Inc. | Clock generation circuit and semiconductor memory apparatus having the same |
| US8063708B2 (en) | 2007-05-16 | 2011-11-22 | Hynix Semiconductor Inc. | Phase locked loop and method for operating the same |
| US7876148B2 (en) | 2007-12-28 | 2011-01-25 | Hynix Semiconductor Inc. | Low pass filter and lock detector circuit |
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