JPH02174421A - Pll回路 - Google Patents
Pll回路Info
- Publication number
- JPH02174421A JPH02174421A JP63330889A JP33088988A JPH02174421A JP H02174421 A JPH02174421 A JP H02174421A JP 63330889 A JP63330889 A JP 63330889A JP 33088988 A JP33088988 A JP 33088988A JP H02174421 A JPH02174421 A JP H02174421A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- time
- output
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000011084 recovery Methods 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 4
- 230000010355 oscillation Effects 0.000 abstract description 4
- 230000001172 regenerating effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に適しなPLL(/ケ相同期ループ)
回路に関する。
回路に関する。
一般に、PLL回路としては種々提案されているが、そ
の中で第3図に示す回路がある。この回路は、入力信号
が逓倍された出力信号を得る事が出来、クロックIl#
l!7?後の復帰時間を短縮する回路として知られてい
る。このPLL回路は、位相比較器5.ループフィルタ
6′、電圧制御発振器7、分周器8およびクロック瞬断
検出回路4て構成される。電圧制御発振器(以下VCO
という)7の出力は出力信号として取り出されると共に
、分周器8を介して位相比較器5に入力され、入力端子
10からの入力クロック信号と位相比較され、この出力
電圧がループフィルタ6′に入力され、このフィルタ6
′の出力により電圧制御発振器7が制御され、出力端子
11がら出力信号として取出される。この出力信号の周
波数は、分周器8の段数分だけ、入力信号の周波数が逓
倍されたものとなる。
の中で第3図に示す回路がある。この回路は、入力信号
が逓倍された出力信号を得る事が出来、クロックIl#
l!7?後の復帰時間を短縮する回路として知られてい
る。このPLL回路は、位相比較器5.ループフィルタ
6′、電圧制御発振器7、分周器8およびクロック瞬断
検出回路4て構成される。電圧制御発振器(以下VCO
という)7の出力は出力信号として取り出されると共に
、分周器8を介して位相比較器5に入力され、入力端子
10からの入力クロック信号と位相比較され、この出力
電圧がループフィルタ6′に入力され、このフィルタ6
′の出力により電圧制御発振器7が制御され、出力端子
11がら出力信号として取出される。この出力信号の周
波数は、分周器8の段数分だけ、入力信号の周波数が逓
倍されたものとなる。
一方、入力クロックが瞬断した時、タロツク瞬断検出回
路4の出力によってループフィルタ6′の時定数を切り
換えるようになっており、クロック復旧後の周波数引込
み時間を短くすることが出来る。
路4の出力によってループフィルタ6′の時定数を切り
換えるようになっており、クロック復旧後の周波数引込
み時間を短くすることが出来る。
上述した従来のPLL回路では、クロック瞬断時には出
力信号がVCO7の自走周波数に等しくなり、集積回路
の場合にはその製造偏差によって著しくばらつくことに
なる。又、クロック復旧時の位相引込み時間は、周波数
引込み時間が加わるので、ループフィルタ6′の時定数
を可能な限り小さくしても無視出来ない時間となる。
力信号がVCO7の自走周波数に等しくなり、集積回路
の場合にはその製造偏差によって著しくばらつくことに
なる。又、クロック復旧時の位相引込み時間は、周波数
引込み時間が加わるので、ループフィルタ6′の時定数
を可能な限り小さくしても無視出来ない時間となる。
さらに、前述の理由により、引込み時間も大幅にばらつ
くなめ、システムのガード・タイムとしては勢いオーバ
マージンを強いられるという欠点があった。
くなめ、システムのガード・タイムとしては勢いオーバ
マージンを強いられるという欠点があった。
本発明の目的は、これらの欠点を除き、外部のクロック
信号と等しい周波数の信号を内部で発生させることによ
り、クロック瞬断時の出力周波数の変動が全くなく、か
つクロック復旧時の位相引込み時間を非常に短くしたP
LL回路を提供することにある。
信号と等しい周波数の信号を内部で発生させることによ
り、クロック瞬断時の出力周波数の変動が全くなく、か
つクロック復旧時の位相引込み時間を非常に短くしたP
LL回路を提供することにある。
本発明の構成は、周波数が制御電圧によって変化する電
圧制御発振器と、この電圧制御発振器の出力信号と入力
信号との位相誤差電圧を出力する位相比較器と、この位
相比較器の出力から前記電圧制御発振器の制御電圧を得
るループフィルタとを備えるPLL回路において、入力
クロック信号の瞬断を検出する瞬断検出回路と、前記入
力クロック信号と実質的に等しいクロックを発生する内
部クロック発生回路と、この内部クロック発生回路の出
力と前記入力クロック信号とを前記瞬断検出回路の出力
により切換え前記位相比較器への入力信号とする切換回
路とを有することを特徴とする。
圧制御発振器と、この電圧制御発振器の出力信号と入力
信号との位相誤差電圧を出力する位相比較器と、この位
相比較器の出力から前記電圧制御発振器の制御電圧を得
るループフィルタとを備えるPLL回路において、入力
クロック信号の瞬断を検出する瞬断検出回路と、前記入
力クロック信号と実質的に等しいクロックを発生する内
部クロック発生回路と、この内部クロック発生回路の出
力と前記入力クロック信号とを前記瞬断検出回路の出力
により切換え前記位相比較器への入力信号とする切換回
路とを有することを特徴とする。
次に、本発明について図面を用いて詳細に説明する。
第1図は本発明の一実施例を示すブロック図である。即
ち、位相比較器5.ループフィルタ6゜電圧制御発振器
71分周器8によりループを構成し、さらに水晶発振回
路1と分周器2とにより構成され外部クロック信号と同
一周波数の内部クロック信号発生回路を持ち、クロック
瞬断検出回路4の出力信号によって切換回路3の外部ク
ロック信号と内部クロック信号とを切り換えている。
ち、位相比較器5.ループフィルタ6゜電圧制御発振器
71分周器8によりループを構成し、さらに水晶発振回
路1と分周器2とにより構成され外部クロック信号と同
一周波数の内部クロック信号発生回路を持ち、クロック
瞬断検出回路4の出力信号によって切換回路3の外部ク
ロック信号と内部クロック信号とを切り換えている。
次に、本実施例の回路の動作を考察する。
いま、入力端子10からの外部クロック信号が正常に入
力されているとすれば、通常のPLL回路と同じ動作を
行う。ここで、外部クロック信号が断たれたとすると、
クロック瞬断検出回路4が動作して切換回路3を駆動し
、水晶発振回路1゜分周器2とにより発生する内部クロ
ック信号が、位相比較器5に入力される。
力されているとすれば、通常のPLL回路と同じ動作を
行う。ここで、外部クロック信号が断たれたとすると、
クロック瞬断検出回路4が動作して切換回路3を駆動し
、水晶発振回路1゜分周器2とにより発生する内部クロ
ック信号が、位相比較器5に入力される。
この場合、切換回路3の切換時の出力信号の周波数変動
が問題になるが、ループフィルタ6の時定数は、PLL
回路の定常特性を向上させるなめに充分大きな値が選ば
れるので、出力周波数の変動は非常に小さい、また、切
換完了時には、内部クロックの周波数は、外部クロック
のそれと等しいので、変動は生じないことになる。
が問題になるが、ループフィルタ6の時定数は、PLL
回路の定常特性を向上させるなめに充分大きな値が選ば
れるので、出力周波数の変動は非常に小さい、また、切
換完了時には、内部クロックの周波数は、外部クロック
のそれと等しいので、変動は生じないことになる。
次に、クロック復旧時に於いては、位相引込み時間が従
来例と異なり、周波数引込み時間をほぼゼロに等しくで
き、単に位相引込み動作に要する時間のみとなる。
来例と異なり、周波数引込み時間をほぼゼロに等しくで
き、単に位相引込み動作に要する時間のみとなる。
以上述べたように、本実施例は、ディジタルPLL回路
と共通の利点があるが、ジッタ抑圧度が大きい等のアナ
ログPLL回路の利点も併せ持つことになる。
と共通の利点があるが、ジッタ抑圧度が大きい等のアナ
ログPLL回路の利点も併せ持つことになる。
第2図は本発明の第2の実施例のブロック図である。本
実施例は、第1図に対して内部クロック発生部の分周器
を可変分周器2′とし、外部からその分周比を設定する
ことにより、異なる外部クロック信号周波数に対応でき
るようにしたものである。他の動作については、第1図
と同様である。
実施例は、第1図に対して内部クロック発生部の分周器
を可変分周器2′とし、外部からその分周比を設定する
ことにより、異なる外部クロック信号周波数に対応でき
るようにしたものである。他の動作については、第1図
と同様である。
以上説明したように本発明は、簡単な構成で、クロック
瞬断時、及び復旧時の回復特性がすぐれたPLL回路を
得ることが出来る。
瞬断時、及び復旧時の回復特性がすぐれたPLL回路を
得ることが出来る。
第1図、第2図は本発明の第1および第2の実施例を示
すブロック図、第3図は従来例のPLL回路を示すブロ
ック図である。 1・・・水晶発振回路、2,8・・・分周器、2′・・
・可変分周器、3・・・切換回路、4・・・クロック瞬
断検出回路、5・・・位相比較器、6.6′・・・ルー
プフィルタ、7・・・電圧制御発振器、10・・・クロ
ック入力端子、11・・・出力端子。
すブロック図、第3図は従来例のPLL回路を示すブロ
ック図である。 1・・・水晶発振回路、2,8・・・分周器、2′・・
・可変分周器、3・・・切換回路、4・・・クロック瞬
断検出回路、5・・・位相比較器、6.6′・・・ルー
プフィルタ、7・・・電圧制御発振器、10・・・クロ
ック入力端子、11・・・出力端子。
Claims (1)
- 周波数が制御電圧によって変化する電圧制御発振器と、
この電圧制御発振器の出力信号と入力信号との位相誤差
電圧を出力する位相比較器と、この位相比較器の出力か
ら前記電圧制御発振器の制御電圧を得るループフィルタ
とを備えるPLL回路において、入力クロック信号の瞬
断を検出する瞬断検出回路と、前記入力クロック信号と
実質的に等しいクロックを発生する内部クロック発生回
路と、この内部クロック発生回路の出力と前記入力クロ
ック信号とを前記瞬断検出回路の出力により切換え前記
位相比較器への入力信号とする切換回路とを有すること
を特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63330889A JPH02174421A (ja) | 1988-12-27 | 1988-12-27 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63330889A JPH02174421A (ja) | 1988-12-27 | 1988-12-27 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02174421A true JPH02174421A (ja) | 1990-07-05 |
Family
ID=18237640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63330889A Pending JPH02174421A (ja) | 1988-12-27 | 1988-12-27 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02174421A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0878908A2 (en) * | 1997-04-21 | 1998-11-18 | Fujitsu Limited | Semiconductor device using complementary clock and signal input state detection circuit used for the same |
JP2009153027A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | 伝送装置および位相同期基準周波数信号切り替え方法 |
-
1988
- 1988-12-27 JP JP63330889A patent/JPH02174421A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0878908A2 (en) * | 1997-04-21 | 1998-11-18 | Fujitsu Limited | Semiconductor device using complementary clock and signal input state detection circuit used for the same |
EP0878908A3 (en) * | 1997-04-21 | 1999-01-20 | Fujitsu Limited | Semiconductor device using complementary clock and signal input state detection circuit used for the same |
JP2009153027A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | 伝送装置および位相同期基準周波数信号切り替え方法 |
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