JPH039616B2 - - Google Patents
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Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、多層配線を有する半導体装置に係
わるもので、特に素子上ボンデイングを用いる多
層配線半導体装置に関する。
わるもので、特に素子上ボンデイングを用いる多
層配線半導体装置に関する。
(従来の技術)
一般に、この種の半導体装置においては、素子
上ボンデイングを行なうために、半導体基板上に
形成される配線領域の平坦化技術が必要となる。
このような平坦化技術として側壁法と呼ばれる方
法が知られており、バイポーラトランジスタに適
用すると第3図a〜dに示すような製造工程とな
る。すなわち、まず、a図に示すようにコレクタ
領域となるN型半導体基板11の表面領域にベー
ス領域としてのP型不純物拡散領域12を形成し
た後、この領域12の表面領域にエミツタ領域と
なるN型不純物拡散領域13を形成する。そし
て、上記半導体基板11の全面にアルミニウム層
を形成し、パターニングを行なつて上記ベース領
域12およびエミツタ領域13上にそれぞれ第1
層目の電極14,15を形成する。その後、上記
半導体基板11上の全面にCVD−SiO2膜16を
成長形成する。次に、反応性イオンエツチングを
行なつて上記CVD−SiO2膜16を除去し、上記
電極14,15の側壁部にのみCVD−SiO2膜1
6を残存させる。その後、上記半導体基板11上
に再びCVD−SiO2膜17を堆積形成する(b
図)。次に、上記電極14,15上の上記CVD−
SiO2膜17にそれぞれコンタクトホール18,
19を形成した後、全面にアルミニウム層を形成
してパターニングを行なうことにより第2層目の
電極20,21を形成する(c図)。次に、上記
CVD−SiO2膜17および第2層目の電極20,
21上に保護膜22を形成し、上記電極20,2
1上に開孔23,24を形成してこれらの電極2
0,21の表面を露出させる。そして、ボンデイ
ンワイヤ25,26で上記第2層目の電極20,
21上にボンデイングを行ない、ベースおよびエ
ミツタを導出する。なお、コレクタは、上記半導
体基板11の裏面から導出する。
上ボンデイングを行なうために、半導体基板上に
形成される配線領域の平坦化技術が必要となる。
このような平坦化技術として側壁法と呼ばれる方
法が知られており、バイポーラトランジスタに適
用すると第3図a〜dに示すような製造工程とな
る。すなわち、まず、a図に示すようにコレクタ
領域となるN型半導体基板11の表面領域にベー
ス領域としてのP型不純物拡散領域12を形成し
た後、この領域12の表面領域にエミツタ領域と
なるN型不純物拡散領域13を形成する。そし
て、上記半導体基板11の全面にアルミニウム層
を形成し、パターニングを行なつて上記ベース領
域12およびエミツタ領域13上にそれぞれ第1
層目の電極14,15を形成する。その後、上記
半導体基板11上の全面にCVD−SiO2膜16を
成長形成する。次に、反応性イオンエツチングを
行なつて上記CVD−SiO2膜16を除去し、上記
電極14,15の側壁部にのみCVD−SiO2膜1
6を残存させる。その後、上記半導体基板11上
に再びCVD−SiO2膜17を堆積形成する(b
図)。次に、上記電極14,15上の上記CVD−
SiO2膜17にそれぞれコンタクトホール18,
19を形成した後、全面にアルミニウム層を形成
してパターニングを行なうことにより第2層目の
電極20,21を形成する(c図)。次に、上記
CVD−SiO2膜17および第2層目の電極20,
21上に保護膜22を形成し、上記電極20,2
1上に開孔23,24を形成してこれらの電極2
0,21の表面を露出させる。そして、ボンデイ
ンワイヤ25,26で上記第2層目の電極20,
21上にボンデイングを行ない、ベースおよびエ
ミツタを導出する。なお、コレクタは、上記半導
体基板11の裏面から導出する。
しかし、上記のような構成では、第1層目の電
極14,15の側壁部に残存されるCVD−SiO2
膜17のばらつきが大きく、第2層目の電極2
0,21の形成時に下地状態の相違に起因するア
ルミニウム層の膜質の変化によりマイグレーシヨ
ンが発生し易くなる。このため、コンタクト部の
信頼性が低下する欠点がある。また、能動領域上
に直接ボンデイング領域を形成した場合には、下
地である第1層目の電極が硬度の低いアルミニウ
ムで形成されているため、ボンデイング時に層間
絶縁膜であるCVD−SiO2膜17にクラツクが発
生し易くなる。
極14,15の側壁部に残存されるCVD−SiO2
膜17のばらつきが大きく、第2層目の電極2
0,21の形成時に下地状態の相違に起因するア
ルミニウム層の膜質の変化によりマイグレーシヨ
ンが発生し易くなる。このため、コンタクト部の
信頼性が低下する欠点がある。また、能動領域上
に直接ボンデイング領域を形成した場合には、下
地である第1層目の電極が硬度の低いアルミニウ
ムで形成されているため、ボンデイング時に層間
絶縁膜であるCVD−SiO2膜17にクラツクが発
生し易くなる。
(発明が解決しようとする問題点)
上述したように、従来の多層配線半導体装置で
は、平坦化工程が複雑でかつ安定性が悪く、信頼
性が低い欠点がある この発明は上記のような事情に鑑みて成された
もので、その目的とするところは、配線領域の平
坦化工程を簡単化かつ安定化でき、信頼性を向上
できる多層配線半導体装置を提供することであ
る。
は、平坦化工程が複雑でかつ安定性が悪く、信頼
性が低い欠点がある この発明は上記のような事情に鑑みて成された
もので、その目的とするところは、配線領域の平
坦化工程を簡単化かつ安定化でき、信頼性を向上
できる多層配線半導体装置を提供することであ
る。
[発明の構成]
(問題点を解決するための手段と作用)
すなわち、この発明においては、上記の目的を
達成するために、第1層目の電極を高融点金属あ
るいはそのシリサイドで形成し、この第1層目の
電極上にBPSG膜を形成した後、熱処理を施して
平坦化させ、上記第1層目の電極上の上記BPSG
膜にコンタクトホールを形成し、このコンタクト
ホールを介して上記第1層目の電極と接続される
第2層目の電極を形成する。そして、この第2層
目の電極にワイヤボンデイングを行なうようにし
ている。
達成するために、第1層目の電極を高融点金属あ
るいはそのシリサイドで形成し、この第1層目の
電極上にBPSG膜を形成した後、熱処理を施して
平坦化させ、上記第1層目の電極上の上記BPSG
膜にコンタクトホールを形成し、このコンタクト
ホールを介して上記第1層目の電極と接続される
第2層目の電極を形成する。そして、この第2層
目の電極にワイヤボンデイングを行なうようにし
ている。
(実施例)
以下、この発明の一実施例について図面を参照
して接続する。第1図a〜cは、製造工程を順次
示す断面図で、まず、a図に示す如くコレクタ領
域となるN型半導体基板27の表面領域にベース
領域としてのP型不純物拡散領域28を形成した
後、この領域28の表面領域にエミツタ領域とな
るN型不純物拡散領域29を形成する。次に、上
記半導体基板11上の全面に高融点金属、例えば
Mo、W、Tiあるいはこれらの高融点金属のシリ
サイドMoSi、WSi、TiSiからなる金属層を形成
し、パターニングを行なつて上記ベース領域28
およびエミツタ領域29上にそれぞれ第1層目の
電極30,31を形成する。その後、上記半導体
基板11上の全面にBPSG膜32を成長形成す
る。次に、上記半導体基板11に1000℃程度の温
度で熱処理を施し、非晶質な上記高融点金属3
0,31を再結晶化するとともに、上記BPSG膜
32の溶融を行なう。これによつて、上記BPSG
膜32は平坦化される。その後、上記第1層目の
電極30,31上の上記BPSG膜32にコンタク
トホール33,34を開孔するとb図に示すよう
になる。次に、上記BPSG膜32上の全面にアル
ミニウム層を形成し、パターニングを行なつて第
2層目の電極35,36を形成する。次に、上記
BPSG膜32および上記電極35,36上に保護
膜37を形成し、上記電極35,36上の上記保
護膜37に開孔38,39を形成してこれらの電
極35,36の表面を露出させた後、ボンデイン
グワイヤ40,41でボンデイングを行なつてエ
ミツタおよびベースを導出する。なお、コレクタ
は上記半導体基板27の裏面から導出する。
して接続する。第1図a〜cは、製造工程を順次
示す断面図で、まず、a図に示す如くコレクタ領
域となるN型半導体基板27の表面領域にベース
領域としてのP型不純物拡散領域28を形成した
後、この領域28の表面領域にエミツタ領域とな
るN型不純物拡散領域29を形成する。次に、上
記半導体基板11上の全面に高融点金属、例えば
Mo、W、Tiあるいはこれらの高融点金属のシリ
サイドMoSi、WSi、TiSiからなる金属層を形成
し、パターニングを行なつて上記ベース領域28
およびエミツタ領域29上にそれぞれ第1層目の
電極30,31を形成する。その後、上記半導体
基板11上の全面にBPSG膜32を成長形成す
る。次に、上記半導体基板11に1000℃程度の温
度で熱処理を施し、非晶質な上記高融点金属3
0,31を再結晶化するとともに、上記BPSG膜
32の溶融を行なう。これによつて、上記BPSG
膜32は平坦化される。その後、上記第1層目の
電極30,31上の上記BPSG膜32にコンタク
トホール33,34を開孔するとb図に示すよう
になる。次に、上記BPSG膜32上の全面にアル
ミニウム層を形成し、パターニングを行なつて第
2層目の電極35,36を形成する。次に、上記
BPSG膜32および上記電極35,36上に保護
膜37を形成し、上記電極35,36上の上記保
護膜37に開孔38,39を形成してこれらの電
極35,36の表面を露出させた後、ボンデイン
グワイヤ40,41でボンデイングを行なつてエ
ミツタおよびベースを導出する。なお、コレクタ
は上記半導体基板27の裏面から導出する。
このような構成によれば、第1層目の電極とし
て高融点金属層(あるいは高融点金属のシリサイ
ド層)30,31を用いているので高温での熱処
理が可能であり、この高融点金属層30,31上
にBPSG膜32を設けて熱処理を施すことにより
このBPSG膜32を溶融させて表面を平坦化でき
る。そして、上記BPSG膜32の平坦化のための
熱処理の際、上記高融点金属層30,31の再結
晶化を行なう。上記BPSG膜32中のリンは、ア
ルカリイオンに対して阻止作用を持つているの
で、素子特性の安定化に寄与する。また、上記
BPSG膜32中のボロンは、ガラスの溶融温度を
引き下げる作用を持つているので、BPSG膜32
は例えばPSG膜よりも比較的低温で溶融し、平
坦化が容易である。さらに、第1層目の電極3
0,31として用いた高融点金属は、アルミニウ
ムに比して硬いため、素子上でボンデイングする
時の圧力によつて発生する層間絶縁膜(CVD−
SiO2膜32)等のクラツクの発生を抑制できる。
て高融点金属層(あるいは高融点金属のシリサイ
ド層)30,31を用いているので高温での熱処
理が可能であり、この高融点金属層30,31上
にBPSG膜32を設けて熱処理を施すことにより
このBPSG膜32を溶融させて表面を平坦化でき
る。そして、上記BPSG膜32の平坦化のための
熱処理の際、上記高融点金属層30,31の再結
晶化を行なう。上記BPSG膜32中のリンは、ア
ルカリイオンに対して阻止作用を持つているの
で、素子特性の安定化に寄与する。また、上記
BPSG膜32中のボロンは、ガラスの溶融温度を
引き下げる作用を持つているので、BPSG膜32
は例えばPSG膜よりも比較的低温で溶融し、平
坦化が容易である。さらに、第1層目の電極3
0,31として用いた高融点金属は、アルミニウ
ムに比して硬いため、素子上でボンデイングする
時の圧力によつて発生する層間絶縁膜(CVD−
SiO2膜32)等のクラツクの発生を抑制できる。
従つて、製造工程の簡単化、信頼性の向上、お
よび歩留りの向上などが図れる。
よび歩留りの向上などが図れる。
なお、上記実施例では第1層目の電極として高
融点金属およびそのシリサイドを用いたが、第2
図に示すように、高融点金属層42,43とその
シリサイド層44,45を積層形成すれば、シリ
サイド層を単体で使用した場合よりも電極配線抵
抗を低く設定できる。第2図において、前期第1
図cと同一構成部には同じ符号を付してその詳細
な説明は省略する。なお、上記高融点金属層とそ
のシリサイド層との積層構造は、上記第2図の構
造に限られるものではなく、他の積層構造であつ
ても良いのはもちろんである。
融点金属およびそのシリサイドを用いたが、第2
図に示すように、高融点金属層42,43とその
シリサイド層44,45を積層形成すれば、シリ
サイド層を単体で使用した場合よりも電極配線抵
抗を低く設定できる。第2図において、前期第1
図cと同一構成部には同じ符号を付してその詳細
な説明は省略する。なお、上記高融点金属層とそ
のシリサイド層との積層構造は、上記第2図の構
造に限られるものではなく、他の積層構造であつ
ても良いのはもちろんである。
[発明の効果]
以上説明したようにこの発明によれば、配線領
域の平坦化工程を簡単化かつ安定化でき、信頼性
を向上できる多層配線半導体装置が得られる。
域の平坦化工程を簡単化かつ安定化でき、信頼性
を向上できる多層配線半導体装置が得られる。
第1図はこの発明の一実施例に係わる多層配線
半導体装置について説明するための図、第2図は
この発明の他の実施例について説明するための
図、第3図は従来の多層配線半導体装置について
説明するための図である。 27……N型半導体基板(コレクタ領域)、2
8……P型不純物拡散領域(ベース領域)、29
……N型不純物拡散領域(エミツタ領域)、30,
31……第1層目の電極、32……BPSG膜(絶
縁膜)、33,34……コンタクトホール、35,
36……第2層目の電極、37……保護膜、4
0,41……ボンデイングワイヤ。
半導体装置について説明するための図、第2図は
この発明の他の実施例について説明するための
図、第3図は従来の多層配線半導体装置について
説明するための図である。 27……N型半導体基板(コレクタ領域)、2
8……P型不純物拡散領域(ベース領域)、29
……N型不純物拡散領域(エミツタ領域)、30,
31……第1層目の電極、32……BPSG膜(絶
縁膜)、33,34……コンタクトホール、35,
36……第2層目の電極、37……保護膜、4
0,41……ボンデイングワイヤ。
Claims (1)
- 【特許請求の範囲】 1 半導体基体と、この半導体基体上に形成され
た高融点金属層あるいは高融点金属のシリサイド
層から成る第1層目の電極と、上記半導体基体上
および上記第1層目の電極上に形成され、熱処理
が施されて平坦化される絶縁膜と、上記第1層目
の電極上の上記絶縁膜上に形成されコンタクトホ
ールを介して上記第1層目の電極と接続される第
2層目の電極とを具備し、上記第2層目の電極に
ワイヤボンデイングを行なうことを特徴とする多
層配線半導体装置。 2 前記第1層目の電極は、高融点金属層と高融
点金属のシリサイド層との積層構造を有すること
を特徴とする特許請求の範囲第1項記載の多層配
線半導体装置。 3 前記絶縁層は、ボロンとリンを含んだ酸化シ
リコンから成ることを特徴する特許請求の範囲第
1項記載の多層配線半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61227252A JPS6381948A (ja) | 1986-09-26 | 1986-09-26 | 多層配線半導体装置 |
US07/420,727 US5087578A (en) | 1986-09-26 | 1989-10-11 | Semiconductor device having multi-layered wiring |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61227252A JPS6381948A (ja) | 1986-09-26 | 1986-09-26 | 多層配線半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6381948A JPS6381948A (ja) | 1988-04-12 |
JPH039616B2 true JPH039616B2 (ja) | 1991-02-08 |
Family
ID=16857902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61227252A Granted JPS6381948A (ja) | 1986-09-26 | 1986-09-26 | 多層配線半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5087578A (ja) |
JP (1) | JPS6381948A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
KR940008936B1 (ko) * | 1990-02-15 | 1994-09-28 | 가부시끼가이샤 도시바 | 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법 |
US5641703A (en) * | 1991-07-25 | 1997-06-24 | Massachusetts Institute Of Technology | Voltage programmable links for integrated circuits |
CN1823410A (zh) * | 2003-07-16 | 2006-08-23 | 皇家飞利浦电子股份有限公司 | 具有侧壁绝缘层的金属凸起和制造具有该金属凸起的芯片的方法 |
JP2005079122A (ja) * | 2003-08-29 | 2005-03-24 | Rikogaku Shinkokai | 結晶性薄膜の作製方法 |
JP2019040924A (ja) * | 2017-08-22 | 2019-03-14 | 新光電気工業株式会社 | 配線基板及びその製造方法と電子装置 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3664874A (en) * | 1969-12-31 | 1972-05-23 | Nasa | Tungsten contacts on silicon substrates |
US3614547A (en) * | 1970-03-16 | 1971-10-19 | Gen Electric | Tungsten barrier electrical connection |
US3946426A (en) * | 1973-03-14 | 1976-03-23 | Harris Corporation | Interconnect system for integrated circuits |
DE2315710C3 (de) * | 1973-03-29 | 1975-11-13 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum Herstellen einer Halbleiteranordnung |
US3988823A (en) * | 1974-08-26 | 1976-11-02 | Hughes Aircraft Company | Method for fabrication of multilayer interconnected microelectronic devices having small vias therein |
US4309224A (en) * | 1978-10-06 | 1982-01-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
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JPS56150830A (en) * | 1980-04-25 | 1981-11-21 | Hitachi Ltd | Semiconductor device |
US4349584A (en) * | 1981-04-28 | 1982-09-14 | Rca Corporation | Process for tapering openings in ternary glass coatings |
US4363830A (en) * | 1981-06-22 | 1982-12-14 | Rca Corporation | Method of forming tapered contact holes for integrated circuit devices |
JPS5830154A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 固定記憶半導体装置およびその製造方法 |
JPS6051272B2 (ja) * | 1982-05-31 | 1985-11-13 | 株式会社東芝 | 積層型cmosインバ−タ装置 |
JPS592352A (ja) * | 1982-06-28 | 1984-01-07 | Toshiba Corp | 半導体装置の製造方法 |
JPS5957457A (ja) * | 1982-09-27 | 1984-04-03 | Fujitsu Ltd | 半導体装置の製造方法 |
US4502209A (en) * | 1983-08-31 | 1985-03-05 | At&T Bell Laboratories | Forming low-resistance contact to silicon |
JPS6053050A (ja) * | 1983-09-02 | 1985-03-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
US4629635A (en) * | 1984-03-16 | 1986-12-16 | Genus, Inc. | Process for depositing a low resistivity tungsten silicon composite film on a substrate |
JPS6173350A (ja) * | 1984-09-18 | 1986-04-15 | Fujitsu Ltd | 半導体装置の製造方法 |
US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
US4571816A (en) * | 1984-12-11 | 1986-02-25 | Rca Corporation | Method of making a capacitor with standard self-aligned gate process |
US4786962A (en) * | 1986-06-06 | 1988-11-22 | Hewlett-Packard Company | Process for fabricating multilevel metal integrated circuits and structures produced thereby |
-
1986
- 1986-09-26 JP JP61227252A patent/JPS6381948A/ja active Granted
-
1989
- 1989-10-11 US US07/420,727 patent/US5087578A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5087578A (en) | 1992-02-11 |
JPS6381948A (ja) | 1988-04-12 |
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