JPS6035536A - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
- Publication number
- JPS6035536A JPS6035536A JP14385183A JP14385183A JPS6035536A JP S6035536 A JPS6035536 A JP S6035536A JP 14385183 A JP14385183 A JP 14385183A JP 14385183 A JP14385183 A JP 14385183A JP S6035536 A JPS6035536 A JP S6035536A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- layer wiring
- film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、多層配線技術に適用して有効、な技術に関す
るものであり、特に、半導体集積回路装置の多層配線技
術に適用して有効な技術に門するものである。
るものであり、特に、半導体集積回路装置の多層配線技
術に適用して有効な技術に門するものである。
半導体基板上部に導１！層と絶縁層とが交互に重り合い
複数層をなす多層配線構造を備えた半導体集積回路装置
において、下層配線の有する急峻な段差形状が、その上
部に形成される層間絶縁膜上面部に伝達される。この層
間絶縁膜上面部に、アルミニウムなどの上層配線を形成
すると、特に伝達された急峻な段差部においてその被着
性が極めて悪く、断線、エレクトロマイグレーションｊ
ｌの劣化等を銹発し、結果的に半導体集積回路装置の信
頼性を低減せしめる。従って、多層配線構造を備えた半
導体集積回路装置において、特に、上層配線の被着性を
向上させることが必要とされている（ ８ｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｗｏｒｌｄ ＊ １９８３ ＋ ２ 。
複数層をなす多層配線構造を備えた半導体集積回路装置
において、下層配線の有する急峻な段差形状が、その上
部に形成される層間絶縁膜上面部に伝達される。この層
間絶縁膜上面部に、アルミニウムなどの上層配線を形成
すると、特に伝達された急峻な段差部においてその被着
性が極めて悪く、断線、エレクトロマイグレーションｊ
ｌの劣化等を銹発し、結果的に半導体集積回路装置の信
頼性を低減せしめる。従って、多層配線構造を備えた半
導体集積回路装置において、特に、上層配線の被着性を
向上させることが必要とされている（ ８ｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｗｏｒｌｄ ＊ １９８３ ＋ ２ 。
Ｐ３４〜Ｐ３９．特にＰＳＧ）。
本発明者は、かかる技術における実験ならびにその検討
の結果、現状の多層配線技術では、同一導電層内の隣接
配線間の電気的な分離をなす絶縁膜と、異なる導電層の
下層配線と上層配線との電気的な分離をなす絶縁膜とを
同一絶縁膜で形成しているので、下層配線の急峻な段差
形状を緩和することが極めて困難であろうと推測してい
る。
の結果、現状の多層配線技術では、同一導電層内の隣接
配線間の電気的な分離をなす絶縁膜と、異なる導電層の
下層配線と上層配線との電気的な分離をなす絶縁膜とを
同一絶縁膜で形成しているので、下層配線の急峻な段差
形状を緩和することが極めて困難であろうと推測してい
る。
本発明の目的は、信頼性を向上することが可能な多層配
線技術を提供することにある。
線技術を提供することにある。
本発明の他の目的は、上層配線を形成する場合において
、下層配線上部に形成される絶ｔｉｆ、膜上面部の平坦
化を向上することが可能な多層配線技術を提供すること
にある。
、下層配線上部に形成される絶ｔｉｆ、膜上面部の平坦
化を向上することが可能な多層配線技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明＃ｌｉＦの記述ならびに添付図面によって明らかにな
るであろう。
明＃ｌｉＦの記述ならびに添付図面によって明らかにな
るであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、同−導ｉｔｔ層の下層配線間を電気的に分離
するための第１絶縁膜を形成することにより、下層配線
が有するであろう急峻な段差形状を緩和することができ
、下層配線上部に第２絶縁膜を形成しても、該第２絶縁
膜上面部に急峻な段差形状が存在しないので、上層配線
の検着性は向上し、多層配線技術の信頼性を向上するこ
とができる。
するための第１絶縁膜を形成することにより、下層配線
が有するであろう急峻な段差形状を緩和することができ
、下層配線上部に第２絶縁膜を形成しても、該第２絶縁
膜上面部に急峻な段差形状が存在しないので、上層配線
の検着性は向上し、多層配線技術の信頼性を向上するこ
とができる。
以下、本発明の構成について、一実施例とともに詳細に
説明する。
説明する。
本実施例は、２層配綜構造を備えた半導体集秋回路装置
について、その説明をする。
について、その説明をする。
第１図〜第６図は、本発明の一実施例の製造方法を説明
するための各製造工程における半導体免租回路装置の要
部断面図である。
するための各製造工程における半導体免租回路装置の要
部断面図である。
なお、全図において、同一機能を有するものは同−何升
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
まず、半導体堆積回路装置を構成するために、シリコン
単結晶からなる所定導電型の半導体基板ｌを用意する。
単結晶からなる所定導電型の半導体基板ｌを用意する。
この半導体基板ｌに、絶縁ゲート型電界効果トランジス
タ、パイボー２トランジスタ等の半導体素子（図示して
いない）′！！−形成する。
タ、パイボー２トランジスタ等の半導体素子（図示して
いない）′！！−形成する。
そして、前記半導体素子と後の工程によって形成される
第１層目の配線との電気的な分離をするために、半導体
基板１主面上部に絶縁膜２ｔ−形成する。この絶縁膜２
は、例えば、フォスフオシリケードガラス（ＰＳＧ）Ｍ
を用い、その膜厚を８０００〜１００００［Ａ１程度に
形成すればよい。この後に。
第１層目の配線との電気的な分離をするために、半導体
基板１主面上部に絶縁膜２ｔ−形成する。この絶縁膜２
は、例えば、フォスフオシリケードガラス（ＰＳＧ）Ｍ
を用い、その膜厚を８０００〜１００００［Ａ１程度に
形成すればよい。この後に。
前記半導体素子間を電気的に接続する第１Ｎ目の配線、
および、第１層目の配線間を電気的に分離する絶縁膜を
形成するために、第１図に示すように、絶縁膜２上部に
多結晶シリコン（以下、ｐｏｌｙＳｉという）膜３を形
成する。このＰｏ１ｙ ５ｉＩＩ３は、あらかじめ導電
性を有するもの、または、後にリン処理を施して導電性
を得るものを用いればよく、その膜厚を例えば３０００
〜４０００（Ａ）程度に形成すればよい。
および、第１層目の配線間を電気的に分離する絶縁膜を
形成するために、第１図に示すように、絶縁膜２上部に
多結晶シリコン（以下、ｐｏｌｙＳｉという）膜３を形
成する。このＰｏ１ｙ ５ｉＩＩ３は、あらかじめ導電
性を有するもの、または、後にリン処理を施して導電性
を得るものを用いればよく、その膜厚を例えば３０００
〜４０００（Ａ）程度に形成すればよい。
第１図に示す工程の後に、後の工程によって形成される
第１Ｒ目の配線間をｔ’！的に分離するために、第２図
に示すように、第１層目の配線が形成されるべき部分の
ｐｏｌｙ ８ｉ膜３上部に耐熱処理のためのマスク４を
形成する。このマスク４は、例えばプラズマ蒸着技術に
よるナイトライド（ｓｉ、Ｎ４）膜を用い、その幅寸法
、すなわち、第１層目σ〕配綜としての幅寸法を１〜３
〔μｎ１〕程度に形成すればよい。
第１Ｒ目の配線間をｔ’！的に分離するために、第２図
に示すように、第１層目の配線が形成されるべき部分の
ｐｏｌｙ ８ｉ膜３上部に耐熱処理のためのマスク４を
形成する。このマスク４は、例えばプラズマ蒸着技術に
よるナイトライド（ｓｉ、Ｎ４）膜を用い、その幅寸法
、すなわち、第１層目σ〕配綜としての幅寸法を１〜３
〔μｎ１〕程度に形成すればよい。
第２図に示す工程の後に、マスク４を用い、それ以外の
露出されたｐｏｌｙ Ｓｉ膜３に選択的ＶＣ熱処理を施
し、後の工程によって形成される第１層目の配線間を電
気的に分離するだめの第１ｆ！ｆｉｌＡ５を形成する。
露出されたｐｏｌｙ Ｓｉ膜３に選択的ＶＣ熱処理を施
し、後の工程によって形成される第１層目の配線間を電
気的に分離するだめの第１ｆ！ｆｉｌＡ５を形成する。
この第１絶縁膜５ｔｉ、Ｐｏ１ｙ Ｓｉ膜３に例えば１
０００〔℃〕程度の熱処理を施すことにより。
０００〔℃〕程度の熱処理を施すことにより。
二酸化シリコン（８ｉ ０ｓ）膜として形成されており
、体積膨張によって＃１は２倍の膜厚、すなわち、６０
００〜５ｏｏｏ（Ａ〕程度に形成される。この後に、第
３図に示すように、マスク４を選択的に除去する。また
、第１絶縁膜５の熱処理制御を容易にするために、絶縁
膜２とｐｏｌｙ Ｓｉ ［１１１３との介在部分に耐熱
処理のためのマスク、例えばナイトライド鷺を設けても
よい。
、体積膨張によって＃１は２倍の膜厚、すなわち、６０
００〜５ｏｏｏ（Ａ〕程度に形成される。この後に、第
３図に示すように、マスク４を選択的に除去する。また
、第１絶縁膜５の熱処理制御を容易にするために、絶縁
膜２とｐｏｌｙ Ｓｉ ［１１１３との介在部分に耐熱
処理のためのマスク、例えばナイトライド鷺を設けても
よい。
第３図に示す工程の後に、低抵抗値の第１層目の配線を
形成するために、全面に７リサイドを構成する導電性材
料、例えば白金を形成する。この白金は、例えば３００
０〜４０００（Ａ）程度の膜厚で形成すればよい。この
後に、シリサイドを構成するために、４５０〔℃〕程度
の熱処理を施し、前記Ｐｏ１ｙ ８ｉ膜３が露出された
部分において、白金シリサイドを形成する。そして、こ
の後に、白金シリザイド以外の未反応の白金を王水等に
よって選択的に除去し、第４図に示すように、白金シリ
サイドからなる第１層目の配線６を形成する。この第１
層目の配線６は、前記ｐｏｌｙ Ｓｉ膜３と前記白金と
によって、その膜厚が６０００〜５ｏｏｏｃＡ）程度の
膜厚に形成される。すなわち、第１層目の配線６と第り
絶縁膜５とによって構成されるそれらの上面部は、はぼ
平坦化される。また、本夾施例においては、前記シリサ
イドを構成する導電性材料として白金を用いたが、モリ
ブデン（ＭＯ） 、タングステン（Ｗ）、チタン（Ｔｉ
） 、パラジウム（Ｐｄ）等のシリサイドを構成する導
電性材料を用いてもよい。
形成するために、全面に７リサイドを構成する導電性材
料、例えば白金を形成する。この白金は、例えば３００
０〜４０００（Ａ）程度の膜厚で形成すればよい。この
後に、シリサイドを構成するために、４５０〔℃〕程度
の熱処理を施し、前記Ｐｏ１ｙ ８ｉ膜３が露出された
部分において、白金シリサイドを形成する。そして、こ
の後に、白金シリザイド以外の未反応の白金を王水等に
よって選択的に除去し、第４図に示すように、白金シリ
サイドからなる第１層目の配線６を形成する。この第１
層目の配線６は、前記ｐｏｌｙ Ｓｉ膜３と前記白金と
によって、その膜厚が６０００〜５ｏｏｏｃＡ）程度の
膜厚に形成される。すなわち、第１層目の配線６と第り
絶縁膜５とによって構成されるそれらの上面部は、はぼ
平坦化される。また、本夾施例においては、前記シリサ
イドを構成する導電性材料として白金を用いたが、モリ
ブデン（ＭＯ） 、タングステン（Ｗ）、チタン（Ｔｉ
） 、パラジウム（Ｐｄ）等のシリサイドを構成する導
電性材料を用いてもよい。
第４図に示す工程の後に、第１層目の配線６と後の工程
によって形成される第２層目の配線との電気的な分離を
するために、全面に第２絶Ｒ膜７を形成する。この第２
絶縁膜７は、その下地がほぼ平坦化されているので、そ
の上面部には急峻な段差形状が存在しない。前記第２絶
縁Ｍ７は１例えばフォスフオシリケードガラスを用い、
その膜厚を１〔μｍ〕程度に形成すればよい。そして、
第１層目の配線６と後の工程によって形成される第２層
目の配線とを電気的に接続するために、第１層目の配線
６上部の第２絶縁膜７を選択的に除去し、第５図に示す
ように、接続孔８を形成する。
によって形成される第２層目の配線との電気的な分離を
するために、全面に第２絶Ｒ膜７を形成する。この第２
絶縁膜７は、その下地がほぼ平坦化されているので、そ
の上面部には急峻な段差形状が存在しない。前記第２絶
縁Ｍ７は１例えばフォスフオシリケードガラスを用い、
その膜厚を１〔μｍ〕程度に形成すればよい。そして、
第１層目の配線６と後の工程によって形成される第２層
目の配線とを電気的に接続するために、第１層目の配線
６上部の第２絶縁膜７を選択的に除去し、第５図に示す
ように、接続孔８を形成する。
この接続孔８け、急峻な段差形状を有さないように、例
えば等方性のエツチングによって形成すればよい。また
、第１絶縁膜５および第１層目の配線６と第２絶縁膜７
とのエツチングレートを制御すれば、同図に示すように
、第１Ｗ４目の配線６に対して接続孔８がマスク合ズレ
を生じても、第１層目の配線６と第１絶縁膜５とが接続
孔８形成の際のエツチングストッパーとなり、クレノく
ス段差部等を防止し、後の工程によって形成される第２
層目の配線の被着性を向上することができる。
えば等方性のエツチングによって形成すればよい。また
、第１絶縁膜５および第１層目の配線６と第２絶縁膜７
とのエツチングレートを制御すれば、同図に示すように
、第１Ｗ４目の配線６に対して接続孔８がマスク合ズレ
を生じても、第１層目の配線６と第１絶縁膜５とが接続
孔８形成の際のエツチングストッパーとなり、クレノく
ス段差部等を防止し、後の工程によって形成される第２
層目の配線の被着性を向上することができる。
第５図に示す工程の後に、第６図に示すように、前記接
続孔８を介して第１Ｒ目の配線６と電気的に接続するよ
うに、第２絶縁膜７上部に第２ＷＩ目の配線９を選択的
に形成する。この第２層目の配線９は、その下地となる
第２絶縁膜７上面部がｔｌは平坦化されているので、そ
の被着性は極めて良好となる。前記第２層目の６１゛線
９としては、例えばアルミニウム膜を用い、その膜厚を
１〔μｍ〕程度に形成すればよい。
続孔８を介して第１Ｒ目の配線６と電気的に接続するよ
うに、第２絶縁膜７上部に第２ＷＩ目の配線９を選択的
に形成する。この第２層目の配線９は、その下地となる
第２絶縁膜７上面部がｔｌは平坦化されているので、そ
の被着性は極めて良好となる。前記第２層目の６１゛線
９としては、例えばアルミニウム膜を用い、その膜厚を
１〔μｍ〕程度に形成すればよい。
これら一連の１１！！！造工程に工って、本実施例の半
導体免租回路装置は完成する。なお、この後に、保ｖａ
膜等の処理工程を施してもよい。
導体免租回路装置は完成する。なお、この後に、保ｖａ
膜等の処理工程を施してもよい。
基板上に導電層と絶縁層とが交互に重り合い複数層をな
す多層配線部材において、以下に述べる効果を得ること
ができる。
す多層配線部材において、以下に述べる効果を得ること
ができる。
（１）所定の同一導電層内の隣接する下層配線間に、そ
れらｔ１！気的に分離するだめの第１絶縁厄を設け、配
線の膜厚と第１絶縁膜の膜厚とをほぼ同一にすることに
より、それらが構成する上面部は平坦化される。これに
よって、下層配船とその上部導電層の上層配線との間に
設けられる第２絶縁膜上面部が平坦化されるので、上層
配線の被着性が向上される。従って、上層配線の断線、
マイグレーションの増加等を防止することができるので
、多層配線部材の信頼性を向上することができる。
れらｔ１！気的に分離するだめの第１絶縁厄を設け、配
線の膜厚と第１絶縁膜の膜厚とをほぼ同一にすることに
より、それらが構成する上面部は平坦化される。これに
よって、下層配船とその上部導電層の上層配線との間に
設けられる第２絶縁膜上面部が平坦化されるので、上層
配線の被着性が向上される。従って、上層配線の断線、
マイグレーションの増加等を防止することができるので
、多層配線部材の信頼性を向上することができる。
（２）所定の同一導電層内の直接する下層配線間に、そ
れらを電気的に分離するだめの第１絶ｒ１．膜金設け、
下層配線とその上部導電層の上層配線との間に、それら
を電気的に分離するための第２絶縁膜を設け、第り絶縁
膜と第２絶縁膜とのエツチングレートを制御することに
より、第１絶ａ膜がＷＪ２絶縁膜に設ける接続孔を形成
する際のエツチングストッパになる。これによって、接
続孔内におけるフレパス段差部の発生を防止し、上層配
線の被着性を向上することができる。従って、上層配線
の断線、マイグレーションの増加等を防止することがで
きるので、多層配線部材の信頼性を向上することができ
る。
れらを電気的に分離するだめの第１絶ｒ１．膜金設け、
下層配線とその上部導電層の上層配線との間に、それら
を電気的に分離するための第２絶縁膜を設け、第り絶縁
膜と第２絶縁膜とのエツチングレートを制御することに
より、第１絶ａ膜がＷＪ２絶縁膜に設ける接続孔を形成
する際のエツチングストッパになる。これによって、接
続孔内におけるフレパス段差部の発生を防止し、上層配
線の被着性を向上することができる。従って、上層配線
の断線、マイグレーションの増加等を防止することがで
きるので、多層配線部材の信頼性を向上することができ
る。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において鍾
々変更可能であることはいうまでもない。例えば、前記
実施例は、２層配線構造を備えた半導体集積回路装置に
ついて説明したが、３層配線構造もしくはそれ以上の多
層配線構造を備えた半導体集積回路装置に適用してもよ
い。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において鍾
々変更可能であることはいうまでもない。例えば、前記
実施例は、２層配線構造を備えた半導体集積回路装置に
ついて説明したが、３層配線構造もしくはそれ以上の多
層配線構造を備えた半導体集積回路装置に適用してもよ
い。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である半導体集積回路装
置の多層配線技術に適用した場合について説明したが、
それに限定されるものではなく、例えば、配穀基板にお
ける多層配線技術などに適用できる。
明をその背景となった利用分野である半導体集積回路装
置の多層配線技術に適用した場合について説明したが、
それに限定されるものではなく、例えば、配穀基板にお
ける多層配線技術などに適用できる。
第１図〜第６図は、本発明の一実施例の製造方法を説明
するための各製造１稈における半導体集積回路装置の要
部断面図である。 図中、ｌ・・−半導体基板、２・・・絶縁膜、３・・・
ｐｏｌｙＳｉ膜、４・・・マスク、５・・・第１絶縁膜
、６・・・第１層目の配線、７・・・第２絶縁膜、８・
・・接続孔、９・・・第２層目の配線である。 第 １ｒ４ 第 ２ 図 第 ３ 図 第４図 ｍ （ｒｈ
するための各製造１稈における半導体集積回路装置の要
部断面図である。 図中、ｌ・・−半導体基板、２・・・絶縁膜、３・・・
ｐｏｌｙＳｉ膜、４・・・マスク、５・・・第１絶縁膜
、６・・・第１層目の配線、７・・・第２絶縁膜、８・
・・接続孔、９・・・第２層目の配線である。 第 １ｒ４ 第 ２ 図 第 ３ 図 第４図 ｍ （ｒｈ
Claims (1)
- 【特許請求の範囲】 １、基板上に導電層を形成する工程と、後の工程によっ
て第１層目の配線が形成されるべき領域以外の前記導電
層を選択的に第１絶縁膜に形成する工程と、全面にシリ
ケイトを構成する導電性材料を形成し、第１／？ｖ目の
配線が形成されるべき領域以外の前記導電性材料を選択
的に除去して、シリサイド化された第１Ｒ目の配線を形
成する工程と、全面に第２絶縁膜を形成する工程と、前
記第１層目の配線の所定土部の第２絶縁膜を選択的に除
去し、接続孔を形成する工程と、該接続孔を介して、第
１層目の配線と電気的に接続するように、前記第２絶縁
膜上部に第２層目の配線を選択的に形成する工程とを備
えたことを特徴とする多層配線の製造方法。 ２、前記導電層を形成する工程における導電層は、多結
晶シリコン膜であることを特徴とする特許請求の範囲第
１項記載の多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14385183A JPS6035536A (ja) | 1983-08-08 | 1983-08-08 | 多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14385183A JPS6035536A (ja) | 1983-08-08 | 1983-08-08 | 多層配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035536A true JPS6035536A (ja) | 1985-02-23 |
Family
ID=15348432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14385183A Pending JPS6035536A (ja) | 1983-08-08 | 1983-08-08 | 多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035536A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194849A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS6279617A (ja) * | 1985-10-03 | 1987-04-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH03161934A (ja) * | 1989-11-20 | 1991-07-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| USRE36663E (en) * | 1987-12-28 | 2000-04-18 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
-
1983
- 1983-08-08 JP JP14385183A patent/JPS6035536A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194849A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS6279617A (ja) * | 1985-10-03 | 1987-04-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
| USRE36663E (en) * | 1987-12-28 | 2000-04-18 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
| JPH03161934A (ja) * | 1989-11-20 | 1991-07-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5661081A (en) | Method of bonding an aluminum wire to an intergrated circuit bond pad | |
| JPH02220464A (ja) | 半導体装置及びその製造方法 | |
| JPS6035536A (ja) | 多層配線の製造方法 | |
| JPH0529483A (ja) | 半導体集積装置 | |
| US5087578A (en) | Semiconductor device having multi-layered wiring | |
| JPH05304153A (ja) | 半導体装置 | |
| JPH0316145A (ja) | 半導体装置の製造方法 | |
| JPH04355951A (ja) | 半導体装置及びその製造方法 | |
| JPH0290668A (ja) | 半導体装置 | |
| JPH0629294A (ja) | 半導体装置の製造方法 | |
| US20020140097A1 (en) | Semiconductor device | |
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| JP3688335B2 (ja) | 半導体集積回路装置およびその製造方法ならびに半導体ウエハ | |
| JPH08274169A (ja) | 半導体装置 | |
| JP3149169B2 (ja) | 半導体装置の製造方法 | |
| JPH07283311A (ja) | 半導体装置の配線接続構造とその製法 | |
| JPH0577185B2 (ja) | ||
| JPH03116852A (ja) | 半導体装置 | |
| JPH04340713A (ja) | 半導体装置の製造方法 | |
| JPH03112151A (ja) | 能動層積層素子 | |
| JPH03214735A (ja) | 半導体装置の製造方法 | |
| JPH03120826A (ja) | 半導体装置の金属配線形成方法 | |
| JPH0251273A (ja) | 半導体集積回路装置 | |
| JPH0473972A (ja) | 半導体装置の製造方法 | |
| JPH04302166A (ja) | 半導体装置の製造方法 |