JPS6035536A - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
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- JPS6035536A JPS6035536A JP14385183A JP14385183A JPS6035536A JP S6035536 A JPS6035536 A JP S6035536A JP 14385183 A JP14385183 A JP 14385183A JP 14385183 A JP14385183 A JP 14385183A JP S6035536 A JPS6035536 A JP S6035536A
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- JP
- Japan
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- insulating film
- wiring
- layer wiring
- film
- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、多層配線技術に適用して有効、な技術に関す
るものであり、特に、半導体集積回路装置の多層配線技
術に適用して有効な技術に門するものである。
るものであり、特に、半導体集積回路装置の多層配線技
術に適用して有効な技術に門するものである。
半導体基板上部に導1!層と絶縁層とが交互に重り合い
複数層をなす多層配線構造を備えた半導体集積回路装置
において、下層配線の有する急峻な段差形状が、その上
部に形成される層間絶縁膜上面部に伝達される。この層
間絶縁膜上面部に、アルミニウムなどの上層配線を形成
すると、特に伝達された急峻な段差部においてその被着
性が極めて悪く、断線、エレクトロマイグレーションj
lの劣化等を銹発し、結果的に半導体集積回路装置の信
頼性を低減せしめる。従って、多層配線構造を備えた半
導体集積回路装置において、特に、上層配線の被着性を
向上させることが必要とされている( 8emicon
ductor World * 1983 + 2 。
複数層をなす多層配線構造を備えた半導体集積回路装置
において、下層配線の有する急峻な段差形状が、その上
部に形成される層間絶縁膜上面部に伝達される。この層
間絶縁膜上面部に、アルミニウムなどの上層配線を形成
すると、特に伝達された急峻な段差部においてその被着
性が極めて悪く、断線、エレクトロマイグレーションj
lの劣化等を銹発し、結果的に半導体集積回路装置の信
頼性を低減せしめる。従って、多層配線構造を備えた半
導体集積回路装置において、特に、上層配線の被着性を
向上させることが必要とされている( 8emicon
ductor World * 1983 + 2 。
P34〜P39.特にPSG)。
本発明者は、かかる技術における実験ならびにその検討
の結果、現状の多層配線技術では、同一導電層内の隣接
配線間の電気的な分離をなす絶縁膜と、異なる導電層の
下層配線と上層配線との電気的な分離をなす絶縁膜とを
同一絶縁膜で形成しているので、下層配線の急峻な段差
形状を緩和することが極めて困難であろうと推測してい
る。
の結果、現状の多層配線技術では、同一導電層内の隣接
配線間の電気的な分離をなす絶縁膜と、異なる導電層の
下層配線と上層配線との電気的な分離をなす絶縁膜とを
同一絶縁膜で形成しているので、下層配線の急峻な段差
形状を緩和することが極めて困難であろうと推測してい
る。
本発明の目的は、信頼性を向上することが可能な多層配
線技術を提供することにある。
線技術を提供することにある。
本発明の他の目的は、上層配線を形成する場合において
、下層配線上部に形成される絶tif、膜上面部の平坦
化を向上することが可能な多層配線技術を提供すること
にある。
、下層配線上部に形成される絶tif、膜上面部の平坦
化を向上することが可能な多層配線技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明#liFの記述ならびに添付図面によって明らかにな
るであろう。
明#liFの記述ならびに添付図面によって明らかにな
るであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、同−導itt層の下層配線間を電気的に分離
するための第1絶縁膜を形成することにより、下層配線
が有するであろう急峻な段差形状を緩和することができ
、下層配線上部に第2絶縁膜を形成しても、該第2絶縁
膜上面部に急峻な段差形状が存在しないので、上層配線
の検着性は向上し、多層配線技術の信頼性を向上するこ
とができる。
するための第1絶縁膜を形成することにより、下層配線
が有するであろう急峻な段差形状を緩和することができ
、下層配線上部に第2絶縁膜を形成しても、該第2絶縁
膜上面部に急峻な段差形状が存在しないので、上層配線
の検着性は向上し、多層配線技術の信頼性を向上するこ
とができる。
以下、本発明の構成について、一実施例とともに詳細に
説明する。
説明する。
本実施例は、2層配綜構造を備えた半導体集秋回路装置
について、その説明をする。
について、その説明をする。
第1図〜第6図は、本発明の一実施例の製造方法を説明
するための各製造工程における半導体免租回路装置の要
部断面図である。
するための各製造工程における半導体免租回路装置の要
部断面図である。
なお、全図において、同一機能を有するものは同−何升
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
まず、半導体堆積回路装置を構成するために、シリコン
単結晶からなる所定導電型の半導体基板lを用意する。
単結晶からなる所定導電型の半導体基板lを用意する。
この半導体基板lに、絶縁ゲート型電界効果トランジス
タ、パイボー2トランジスタ等の半導体素子(図示して
いない)′!!−形成する。
タ、パイボー2トランジスタ等の半導体素子(図示して
いない)′!!−形成する。
そして、前記半導体素子と後の工程によって形成される
第1層目の配線との電気的な分離をするために、半導体
基板1主面上部に絶縁膜2t−形成する。この絶縁膜2
は、例えば、フォスフオシリケードガラス(PSG)M
を用い、その膜厚を8000〜10000[A1程度に
形成すればよい。この後に。
第1層目の配線との電気的な分離をするために、半導体
基板1主面上部に絶縁膜2t−形成する。この絶縁膜2
は、例えば、フォスフオシリケードガラス(PSG)M
を用い、その膜厚を8000〜10000[A1程度に
形成すればよい。この後に。
前記半導体素子間を電気的に接続する第1N目の配線、
および、第1層目の配線間を電気的に分離する絶縁膜を
形成するために、第1図に示すように、絶縁膜2上部に
多結晶シリコン(以下、polySiという)膜3を形
成する。このPo1y 5iII3は、あらかじめ導電
性を有するもの、または、後にリン処理を施して導電性
を得るものを用いればよく、その膜厚を例えば3000
〜4000(A)程度に形成すればよい。
および、第1層目の配線間を電気的に分離する絶縁膜を
形成するために、第1図に示すように、絶縁膜2上部に
多結晶シリコン(以下、polySiという)膜3を形
成する。このPo1y 5iII3は、あらかじめ導電
性を有するもの、または、後にリン処理を施して導電性
を得るものを用いればよく、その膜厚を例えば3000
〜4000(A)程度に形成すればよい。
第1図に示す工程の後に、後の工程によって形成される
第1R目の配線間をt’!的に分離するために、第2図
に示すように、第1層目の配線が形成されるべき部分の
poly 8i膜3上部に耐熱処理のためのマスク4を
形成する。このマスク4は、例えばプラズマ蒸着技術に
よるナイトライド(si、N4)膜を用い、その幅寸法
、すなわち、第1層目σ〕配綜としての幅寸法を1〜3
〔μn1〕程度に形成すればよい。
第1R目の配線間をt’!的に分離するために、第2図
に示すように、第1層目の配線が形成されるべき部分の
poly 8i膜3上部に耐熱処理のためのマスク4を
形成する。このマスク4は、例えばプラズマ蒸着技術に
よるナイトライド(si、N4)膜を用い、その幅寸法
、すなわち、第1層目σ〕配綜としての幅寸法を1〜3
〔μn1〕程度に形成すればよい。
第2図に示す工程の後に、マスク4を用い、それ以外の
露出されたpoly Si膜3に選択的VC熱処理を施
し、後の工程によって形成される第1層目の配線間を電
気的に分離するだめの第1f!filA5を形成する。
露出されたpoly Si膜3に選択的VC熱処理を施
し、後の工程によって形成される第1層目の配線間を電
気的に分離するだめの第1f!filA5を形成する。
この第1絶縁膜5ti、Po1y Si膜3に例えば1
000〔℃〕程度の熱処理を施すことにより。
000〔℃〕程度の熱処理を施すことにより。
二酸化シリコン(8i 0s)膜として形成されており
、体積膨張によって#1は2倍の膜厚、すなわち、60
00〜5ooo(A〕程度に形成される。この後に、第
3図に示すように、マスク4を選択的に除去する。また
、第1絶縁膜5の熱処理制御を容易にするために、絶縁
膜2とpoly Si [1113との介在部分に耐熱
処理のためのマスク、例えばナイトライド鷺を設けても
よい。
、体積膨張によって#1は2倍の膜厚、すなわち、60
00〜5ooo(A〕程度に形成される。この後に、第
3図に示すように、マスク4を選択的に除去する。また
、第1絶縁膜5の熱処理制御を容易にするために、絶縁
膜2とpoly Si [1113との介在部分に耐熱
処理のためのマスク、例えばナイトライド鷺を設けても
よい。
第3図に示す工程の後に、低抵抗値の第1層目の配線を
形成するために、全面に7リサイドを構成する導電性材
料、例えば白金を形成する。この白金は、例えば300
0〜4000(A)程度の膜厚で形成すればよい。この
後に、シリサイドを構成するために、450〔℃〕程度
の熱処理を施し、前記Po1y 8i膜3が露出された
部分において、白金シリサイドを形成する。そして、こ
の後に、白金シリザイド以外の未反応の白金を王水等に
よって選択的に除去し、第4図に示すように、白金シリ
サイドからなる第1層目の配線6を形成する。この第1
層目の配線6は、前記poly Si膜3と前記白金と
によって、その膜厚が6000〜5ooocA)程度の
膜厚に形成される。すなわち、第1層目の配線6と第り
絶縁膜5とによって構成されるそれらの上面部は、はぼ
平坦化される。また、本夾施例においては、前記シリサ
イドを構成する導電性材料として白金を用いたが、モリ
ブデン(MO) 、タングステン(W)、チタン(Ti
) 、パラジウム(Pd)等のシリサイドを構成する導
電性材料を用いてもよい。
形成するために、全面に7リサイドを構成する導電性材
料、例えば白金を形成する。この白金は、例えば300
0〜4000(A)程度の膜厚で形成すればよい。この
後に、シリサイドを構成するために、450〔℃〕程度
の熱処理を施し、前記Po1y 8i膜3が露出された
部分において、白金シリサイドを形成する。そして、こ
の後に、白金シリザイド以外の未反応の白金を王水等に
よって選択的に除去し、第4図に示すように、白金シリ
サイドからなる第1層目の配線6を形成する。この第1
層目の配線6は、前記poly Si膜3と前記白金と
によって、その膜厚が6000〜5ooocA)程度の
膜厚に形成される。すなわち、第1層目の配線6と第り
絶縁膜5とによって構成されるそれらの上面部は、はぼ
平坦化される。また、本夾施例においては、前記シリサ
イドを構成する導電性材料として白金を用いたが、モリ
ブデン(MO) 、タングステン(W)、チタン(Ti
) 、パラジウム(Pd)等のシリサイドを構成する導
電性材料を用いてもよい。
第4図に示す工程の後に、第1層目の配線6と後の工程
によって形成される第2層目の配線との電気的な分離を
するために、全面に第2絶R膜7を形成する。この第2
絶縁膜7は、その下地がほぼ平坦化されているので、そ
の上面部には急峻な段差形状が存在しない。前記第2絶
縁M7は1例えばフォスフオシリケードガラスを用い、
その膜厚を1〔μm〕程度に形成すればよい。そして、
第1層目の配線6と後の工程によって形成される第2層
目の配線とを電気的に接続するために、第1層目の配線
6上部の第2絶縁膜7を選択的に除去し、第5図に示す
ように、接続孔8を形成する。
によって形成される第2層目の配線との電気的な分離を
するために、全面に第2絶R膜7を形成する。この第2
絶縁膜7は、その下地がほぼ平坦化されているので、そ
の上面部には急峻な段差形状が存在しない。前記第2絶
縁M7は1例えばフォスフオシリケードガラスを用い、
その膜厚を1〔μm〕程度に形成すればよい。そして、
第1層目の配線6と後の工程によって形成される第2層
目の配線とを電気的に接続するために、第1層目の配線
6上部の第2絶縁膜7を選択的に除去し、第5図に示す
ように、接続孔8を形成する。
この接続孔8け、急峻な段差形状を有さないように、例
えば等方性のエツチングによって形成すればよい。また
、第1絶縁膜5および第1層目の配線6と第2絶縁膜7
とのエツチングレートを制御すれば、同図に示すように
、第1W4目の配線6に対して接続孔8がマスク合ズレ
を生じても、第1層目の配線6と第1絶縁膜5とが接続
孔8形成の際のエツチングストッパーとなり、クレノく
ス段差部等を防止し、後の工程によって形成される第2
層目の配線の被着性を向上することができる。
えば等方性のエツチングによって形成すればよい。また
、第1絶縁膜5および第1層目の配線6と第2絶縁膜7
とのエツチングレートを制御すれば、同図に示すように
、第1W4目の配線6に対して接続孔8がマスク合ズレ
を生じても、第1層目の配線6と第1絶縁膜5とが接続
孔8形成の際のエツチングストッパーとなり、クレノく
ス段差部等を防止し、後の工程によって形成される第2
層目の配線の被着性を向上することができる。
第5図に示す工程の後に、第6図に示すように、前記接
続孔8を介して第1R目の配線6と電気的に接続するよ
うに、第2絶縁膜7上部に第2WI目の配線9を選択的
に形成する。この第2層目の配線9は、その下地となる
第2絶縁膜7上面部がtlは平坦化されているので、そ
の被着性は極めて良好となる。前記第2層目の61゛線
9としては、例えばアルミニウム膜を用い、その膜厚を
1〔μm〕程度に形成すればよい。
続孔8を介して第1R目の配線6と電気的に接続するよ
うに、第2絶縁膜7上部に第2WI目の配線9を選択的
に形成する。この第2層目の配線9は、その下地となる
第2絶縁膜7上面部がtlは平坦化されているので、そ
の被着性は極めて良好となる。前記第2層目の61゛線
9としては、例えばアルミニウム膜を用い、その膜厚を
1〔μm〕程度に形成すればよい。
これら一連の11!!!造工程に工って、本実施例の半
導体免租回路装置は完成する。なお、この後に、保va
膜等の処理工程を施してもよい。
導体免租回路装置は完成する。なお、この後に、保va
膜等の処理工程を施してもよい。
基板上に導電層と絶縁層とが交互に重り合い複数層をな
す多層配線部材において、以下に述べる効果を得ること
ができる。
す多層配線部材において、以下に述べる効果を得ること
ができる。
(1)所定の同一導電層内の隣接する下層配線間に、そ
れらt1!気的に分離するだめの第1絶縁厄を設け、配
線の膜厚と第1絶縁膜の膜厚とをほぼ同一にすることに
より、それらが構成する上面部は平坦化される。これに
よって、下層配船とその上部導電層の上層配線との間に
設けられる第2絶縁膜上面部が平坦化されるので、上層
配線の被着性が向上される。従って、上層配線の断線、
マイグレーションの増加等を防止することができるので
、多層配線部材の信頼性を向上することができる。
れらt1!気的に分離するだめの第1絶縁厄を設け、配
線の膜厚と第1絶縁膜の膜厚とをほぼ同一にすることに
より、それらが構成する上面部は平坦化される。これに
よって、下層配船とその上部導電層の上層配線との間に
設けられる第2絶縁膜上面部が平坦化されるので、上層
配線の被着性が向上される。従って、上層配線の断線、
マイグレーションの増加等を防止することができるので
、多層配線部材の信頼性を向上することができる。
(2)所定の同一導電層内の直接する下層配線間に、そ
れらを電気的に分離するだめの第1絶r1.膜金設け、
下層配線とその上部導電層の上層配線との間に、それら
を電気的に分離するための第2絶縁膜を設け、第り絶縁
膜と第2絶縁膜とのエツチングレートを制御することに
より、第1絶a膜がWJ2絶縁膜に設ける接続孔を形成
する際のエツチングストッパになる。これによって、接
続孔内におけるフレパス段差部の発生を防止し、上層配
線の被着性を向上することができる。従って、上層配線
の断線、マイグレーションの増加等を防止することがで
きるので、多層配線部材の信頼性を向上することができ
る。
れらを電気的に分離するだめの第1絶r1.膜金設け、
下層配線とその上部導電層の上層配線との間に、それら
を電気的に分離するための第2絶縁膜を設け、第り絶縁
膜と第2絶縁膜とのエツチングレートを制御することに
より、第1絶a膜がWJ2絶縁膜に設ける接続孔を形成
する際のエツチングストッパになる。これによって、接
続孔内におけるフレパス段差部の発生を防止し、上層配
線の被着性を向上することができる。従って、上層配線
の断線、マイグレーションの増加等を防止することがで
きるので、多層配線部材の信頼性を向上することができ
る。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において鍾
々変更可能であることはいうまでもない。例えば、前記
実施例は、2層配線構造を備えた半導体集積回路装置に
ついて説明したが、3層配線構造もしくはそれ以上の多
層配線構造を備えた半導体集積回路装置に適用してもよ
い。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において鍾
々変更可能であることはいうまでもない。例えば、前記
実施例は、2層配線構造を備えた半導体集積回路装置に
ついて説明したが、3層配線構造もしくはそれ以上の多
層配線構造を備えた半導体集積回路装置に適用してもよ
い。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である半導体集積回路装
置の多層配線技術に適用した場合について説明したが、
それに限定されるものではなく、例えば、配穀基板にお
ける多層配線技術などに適用できる。
明をその背景となった利用分野である半導体集積回路装
置の多層配線技術に適用した場合について説明したが、
それに限定されるものではなく、例えば、配穀基板にお
ける多層配線技術などに適用できる。
第1図〜第6図は、本発明の一実施例の製造方法を説明
するための各製造1稈における半導体集積回路装置の要
部断面図である。 図中、l・・−半導体基板、2・・・絶縁膜、3・・・
polySi膜、4・・・マスク、5・・・第1絶縁膜
、6・・・第1層目の配線、7・・・第2絶縁膜、8・
・・接続孔、9・・・第2層目の配線である。 第 1r4 第 2 図 第 3 図 第4図 m (rh
するための各製造1稈における半導体集積回路装置の要
部断面図である。 図中、l・・−半導体基板、2・・・絶縁膜、3・・・
polySi膜、4・・・マスク、5・・・第1絶縁膜
、6・・・第1層目の配線、7・・・第2絶縁膜、8・
・・接続孔、9・・・第2層目の配線である。 第 1r4 第 2 図 第 3 図 第4図 m (rh
Claims (1)
- 【特許請求の範囲】 1、基板上に導電層を形成する工程と、後の工程によっ
て第1層目の配線が形成されるべき領域以外の前記導電
層を選択的に第1絶縁膜に形成する工程と、全面にシリ
ケイトを構成する導電性材料を形成し、第1/?v目の
配線が形成されるべき領域以外の前記導電性材料を選択
的に除去して、シリサイド化された第1R目の配線を形
成する工程と、全面に第2絶縁膜を形成する工程と、前
記第1層目の配線の所定土部の第2絶縁膜を選択的に除
去し、接続孔を形成する工程と、該接続孔を介して、第
1層目の配線と電気的に接続するように、前記第2絶縁
膜上部に第2層目の配線を選択的に形成する工程とを備
えたことを特徴とする多層配線の製造方法。 2、前記導電層を形成する工程における導電層は、多結
晶シリコン膜であることを特徴とする特許請求の範囲第
1項記載の多層配線の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14385183A JPS6035536A (ja) | 1983-08-08 | 1983-08-08 | 多層配線の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14385183A JPS6035536A (ja) | 1983-08-08 | 1983-08-08 | 多層配線の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6035536A true JPS6035536A (ja) | 1985-02-23 |
Family
ID=15348432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14385183A Pending JPS6035536A (ja) | 1983-08-08 | 1983-08-08 | 多層配線の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6035536A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61194849A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
JPS6279617A (ja) * | 1985-10-03 | 1987-04-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
JPH03161934A (ja) * | 1989-11-20 | 1991-07-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
USRE36663E (en) * | 1987-12-28 | 2000-04-18 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
-
1983
- 1983-08-08 JP JP14385183A patent/JPS6035536A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61194849A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
JPS6279617A (ja) * | 1985-10-03 | 1987-04-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
USRE36663E (en) * | 1987-12-28 | 2000-04-18 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
JPH03161934A (ja) * | 1989-11-20 | 1991-07-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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