JPH0385632A - 計算機及びこの計算機に用いられる演算方法 - Google Patents
計算機及びこの計算機に用いられる演算方法Info
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- JPH0385632A JPH0385632A JP1221717A JP22171789A JPH0385632A JP H0385632 A JPH0385632 A JP H0385632A JP 1221717 A JP1221717 A JP 1221717A JP 22171789 A JP22171789 A JP 22171789A JP H0385632 A JPH0385632 A JP H0385632A
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- 238000000034 method Methods 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
- G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register
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- G06F7/4991—Overflow or underflow
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- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は計算機に関し、特に統計計算に用いられる計算
機に関するものである。
機に関するものである。
（従来の技術）
従来技術による計算機は、連続的なデータ入力により、
入力データの総和（Σｘ）、入力データの２乗の総和（
ΣＸ２）、サンプル数の総和（ｎ）を計算する統計計算
の場合、計算途中でオーバーフローが生じると、統計量
格納メモリーに蓄えられていたデータが破壊されていた
。この為、オーバーフロー時に統計量格納メモリーに蓄
えられていたデータを保持する手段として、統計量退避
用メモリーを設けていた。
入力データの総和（Σｘ）、入力データの２乗の総和（
ΣＸ２）、サンプル数の総和（ｎ）を計算する統計計算
の場合、計算途中でオーバーフローが生じると、統計量
格納メモリーに蓄えられていたデータが破壊されていた
。この為、オーバーフロー時に統計量格納メモリーに蓄
えられていたデータを保持する手段として、統計量退避
用メモリーを設けていた。
（発明が解決しようとする課題）
上記の様な計算機では、統計計算途中のオーバーフロー
時に、統計量格納メモリーに蓄えられていたデータを保
持する手段として、統計量退避用メモリーを設けていた
。この場合、計算機の限られたメモリーを、統計量退避
用メモリーとして使用する為、統計計算時での計算機能
の低下等の問題点が生じる。
時に、統計量格納メモリーに蓄えられていたデータを保
持する手段として、統計量退避用メモリーを設けていた
。この場合、計算機の限られたメモリーを、統計量退避
用メモリーとして使用する為、統計計算時での計算機能
の低下等の問題点が生じる。
本発明は、上記の様な問題点を除去し、統計量退避用メ
モリーを設けることなく、統計計算途中のオーバーフロ
ー時に、統計量格納メモリーに蓄えられていたデータを
保持することのできる計算機を提供することを目的とす
る。
モリーを設けることなく、統計計算途中のオーバーフロ
ー時に、統計量格納メモリーに蓄えられていたデータを
保持することのできる計算機を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
上記目的を遠戚するために本発明においては、データを
入力する入力手段と、このデータに所定の演算を行なう
演算手段と、この演算が複数回行なわれたか否かを判断
する判断手段と、この判断手段により演算が複数回行な
われたと判断された時に、演算結果を記憶する記憶手段
とを備えた計算機を提供する。
入力する入力手段と、このデータに所定の演算を行なう
演算手段と、この演算が複数回行なわれたか否かを判断
する判断手段と、この判断手段により演算が複数回行な
われたと判断された時に、演算結果を記憶する記憶手段
とを備えた計算機を提供する。
（作 用）
この様な計算機によれば、データが入力手段により入力
されると、演算手段により、このデータに所定の演算が
行なわれる。続いて、判断手段により、このデータに行
なわれた所定の演算が、複数回目か否かを判断する。こ
の結果、複数回目であった時には、入力データに行なわ
れた演算に（３） より得られた演算結果を、記憶手段により記憶する。
されると、演算手段により、このデータに所定の演算が
行なわれる。続いて、判断手段により、このデータに行
なわれた所定の演算が、複数回目か否かを判断する。こ
の結果、複数回目であった時には、入力データに行なわ
れた演算に（３） より得られた演算結果を、記憶手段により記憶する。
（実施例）
以下第１図及び第２図を参照して、本発明の実施例に係
る計算機を説明する。第１図は、本発明の実施例に係る
計算機の構成を示したブロック図である。
る計算機を説明する。第１図は、本発明の実施例に係る
計算機の構成を示したブロック図である。
本発明の計算機は、外部からのデータを入力する入力部
（１）と、この入力データに所定の演算を行なう演算回
路（２）と、この演算回路（２）の演算結果を格納する
Ｒ Ａ Ｍ （３）と、プログラムを格納するＲ ＯＭ
（４）と、このＲＯＭ （４）のプログラムにより、
プログラム命令のアドレスを蓄えておくアドレススタッ
ク（５）と、入力データ及び演算結果を表示するＬ Ｃ
Ｄ （６）と、入力データ及び演算結果をＬ ＣＤ （
６）に表示する為の信号に変換するドライバ（７）と、
入力部（１）、演算回路（２）。
（１）と、この入力データに所定の演算を行なう演算回
路（２）と、この演算回路（２）の演算結果を格納する
Ｒ Ａ Ｍ （３）と、プログラムを格納するＲ ＯＭ
（４）と、このＲＯＭ （４）のプログラムにより、
プログラム命令のアドレスを蓄えておくアドレススタッ
ク（５）と、入力データ及び演算結果を表示するＬ Ｃ
Ｄ （６）と、入力データ及び演算結果をＬ ＣＤ （
６）に表示する為の信号に変換するドライバ（７）と、
入力部（１）、演算回路（２）。
ＲＡ Ｍ （３）、ＲＯＭ （４）、アドレススタック
（５〉、ドライバ（７）の動作を制御する制御回路（８
）を備えている。
（５〉、ドライバ（７）の動作を制御する制御回路（８
）を備えている。
（４）
まず、制御回路（８）からの制御信号（１０）により、
読み出しを制御されたＲ ＯＭ （４）に格納されたプ
ログラムにより、入力データ待ちの状態になっていると
する。すると、この状態が制御信号（１１）により制御
回路（８）に伝えられ、制御信号（１２）により入力部
（１）を制御する。続いて、入力部（１）にデータが入
力されると、入力されたデータが制御信号（１３）によ
り、演算回路（２）に読み込まれる。演算回路（２〉で
は、制御信号（１４）によりＲＯＭ （４）から指定さ
れたＲ Ａ Ｍ （３）のアドレスのデータを、制御信
号（１５）により読み込む。続いて、制御信号（１６）
により制御回路（８）から与えられる信号に従い、所望
の演算を行う。この演算回路（２）の演算結果は、制御
信号（１７）により制御回路（８〉に伝えられる。続い
て、制御信号（１８〉によりＲＡ Ｍ （３）のＩｌｏ
を制御し、制御信号（１９）により演算結果はＲＡ Ｍ
（３）に書き込まれる。次に、制御信号（２０）によ
り表示したいＲＡ Ｍ （８）のデータを、制御信号（
２１）により制御回路（８）に制御されたドライバ（７
）に伝える。ドライバ（７）では、制御信号（２２）に
より表示波形をＬ ＣＤ （６）に伝え、演算結果をＬ
ＣＤ （Ｂ）に表示させる。
読み出しを制御されたＲ ＯＭ （４）に格納されたプ
ログラムにより、入力データ待ちの状態になっていると
する。すると、この状態が制御信号（１１）により制御
回路（８）に伝えられ、制御信号（１２）により入力部
（１）を制御する。続いて、入力部（１）にデータが入
力されると、入力されたデータが制御信号（１３）によ
り、演算回路（２）に読み込まれる。演算回路（２〉で
は、制御信号（１４）によりＲＯＭ （４）から指定さ
れたＲ Ａ Ｍ （３）のアドレスのデータを、制御信
号（１５）により読み込む。続いて、制御信号（１６）
により制御回路（８）から与えられる信号に従い、所望
の演算を行う。この演算回路（２）の演算結果は、制御
信号（１７）により制御回路（８〉に伝えられる。続い
て、制御信号（１８〉によりＲＡ Ｍ （３）のＩｌｏ
を制御し、制御信号（１９）により演算結果はＲＡ Ｍ
（３）に書き込まれる。次に、制御信号（２０）によ
り表示したいＲＡ Ｍ （８）のデータを、制御信号（
２１）により制御回路（８）に制御されたドライバ（７
）に伝える。ドライバ（７）では、制御信号（２２）に
より表示波形をＬ ＣＤ （６）に伝え、演算結果をＬ
ＣＤ （Ｂ）に表示させる。
又、演算回路（８〉は制御信号（２３）により、ＲＯＭ
（４）に格納されたデータを入力したり、あるいは制
御信号〈２４〉により、ＲＡ Ｍ （３）に格納された
データを入力したりする。
（４）に格納されたデータを入力したり、あるいは制
御信号〈２４〉により、ＲＡ Ｍ （３）に格納された
データを入力したりする。
更に又、アドレススタック（５〉は制御信号（２５）に
より、ＲＯＭ （４）に格納されたプログラムのＣＡＬ
Ｌ／ ＲＥＴＵＲＮ命令時の戻りアドレスの格納、又は
呼び出しを制御回路（８）により制御され、制御信号（
２６）によりＣＡＬＬ命令時の戻りアドレスを格納し、
制御信号（２７）によりＲＥＴＵＲＮ命令時の戻りアド
レスを呼び出している。
より、ＲＯＭ （４）に格納されたプログラムのＣＡＬ
Ｌ／ ＲＥＴＵＲＮ命令時の戻りアドレスの格納、又は
呼び出しを制御回路（８）により制御され、制御信号（
２６）によりＣＡＬＬ命令時の戻りアドレスを格納し、
制御信号（２７）によりＲＥＴＵＲＮ命令時の戻りアド
レスを呼び出している。
第２図は、本発明の実施例の動作を示したフローチャー
トである。この場合、統計計算モードにおけるサンプル
数の総和（ｎ）、入力値の総和（Σｘ）＋入力値の２乗
の総和（Σｘ２）を求めている。
トである。この場合、統計計算モードにおけるサンプル
数の総和（ｎ）、入力値の総和（Σｘ）＋入力値の２乗
の総和（Σｘ２）を求めている。
まずステップ１０１で、ＲＡ Ｍ （３）に設けられた
メモリーＭ１の内容をＸレジスタ、１をＹレジ（７） スタに格納する。ここで、メモリーＭ１の内容とはサン
プル数の総和ｎであり、初期値は０である。続いてステ
ップ１０２で、入力されたデータがＤＡＴＡであるか、
又はＤＥＬであるかを判断する。この入力されたデータ
がＤＡＴＡであればステップ１０３に進み、ＤＥＬであ
ればステップ１０４に進む。ステップ１０３では、Ｘレ
ジスタにＹレジスタの値を加算し、その値をＸレジスタ
に格納している。続いてステップ１０５で、その値がオ
ーバーフローしているか否かを判断し、その結果オーバ
ーフローしている時はＥＲＲＯＲ表示をし、オーバーフ
ローしていない時はステップ１０６に進む。又、ステッ
プ１０４では、Ｘレジスタの値からＹレジスタの値を減
算し、その値をＸレジスタに格納している。続いて、ス
テップ１０５では前述と同様な動作をしている。次にス
テップ１０６で、前述した動作が２回目か否かを判断し
、１回目であればステップ１０７に進み、２回目であれ
ばステップ１０８に進む。ステップ１０８では、Ｘレジ
スタの値をメモリーＭ２に格（８） 納し、ステップ１０７に進む。続いてステップ１０７で
、入力データをＹレジスタ、ＲＡＭ（３）に設けらたメ
モリーＭ２の内容をＸレジスタに格納する。ここでメモ
リーＭ２の内容とは入力値の総和ΣＸであり、初期値は
０である。続いてステップ１０２．ステップ１０３．ス
テップ１０４゜ステップ１０５で、前述と同様な動作を
する。この時ステップ１０５では、オーバーフローして
いない時はステップ１０９に進む。ステップ１０９では
、前述までの動作が２回目か否かを判断し、１回目であ
ればステップ１１０に進み、２回目であればステップ１
１１に進む。ステップ１１１では、Ｘレジスタの値をメ
モリーＭ２に格納し、ステップ１１０に進む。ステップ
１１０では、入力データをＸレジスタに格納する。続い
てステップ１１２で、Ｘレジスタの値にＹレジスタの値
を乗算し、その値をＸレジスタに格納している。次にス
テップ１０５では前述と同様な動作をするが、オーバー
フローしていない時はステップ１１３に進む。ステップ
１１３では、ＲＡＭ（３）に設けられたメモリーＭ３の
内容をＹレジスタに格納している。ここでメモリーＭ３
の内容とは入力値の２乗の総和ΣＸ２であり、初期値は
０である。続いてステップ１０２．ステップ１０３．ス
テ・ツブ１０４、ステップ１０５で、前述と同様な動作
をする。この時ステップ１０５では、オーバーフローし
ていない時はステップ１１４に進む。ステップ１１４で
は、前述までの動作が２回目か否かを判断し、１回目で
あればステップ１１５に進み、２回目であればステップ
１１６に進む。ステップ１１５では、前述までの動作の
２回目を設定し、ステップ１０１に戻る。ステップ１１
６では、Ｘレジスタの値をメモリーＭ３に格納し、次の
入力データ待ちになる。
メモリーＭ１の内容をＸレジスタ、１をＹレジ（７） スタに格納する。ここで、メモリーＭ１の内容とはサン
プル数の総和ｎであり、初期値は０である。続いてステ
ップ１０２で、入力されたデータがＤＡＴＡであるか、
又はＤＥＬであるかを判断する。この入力されたデータ
がＤＡＴＡであればステップ１０３に進み、ＤＥＬであ
ればステップ１０４に進む。ステップ１０３では、Ｘレ
ジスタにＹレジスタの値を加算し、その値をＸレジスタ
に格納している。続いてステップ１０５で、その値がオ
ーバーフローしているか否かを判断し、その結果オーバ
ーフローしている時はＥＲＲＯＲ表示をし、オーバーフ
ローしていない時はステップ１０６に進む。又、ステッ
プ１０４では、Ｘレジスタの値からＹレジスタの値を減
算し、その値をＸレジスタに格納している。続いて、ス
テップ１０５では前述と同様な動作をしている。次にス
テップ１０６で、前述した動作が２回目か否かを判断し
、１回目であればステップ１０７に進み、２回目であれ
ばステップ１０８に進む。ステップ１０８では、Ｘレジ
スタの値をメモリーＭ２に格（８） 納し、ステップ１０７に進む。続いてステップ１０７で
、入力データをＹレジスタ、ＲＡＭ（３）に設けらたメ
モリーＭ２の内容をＸレジスタに格納する。ここでメモ
リーＭ２の内容とは入力値の総和ΣＸであり、初期値は
０である。続いてステップ１０２．ステップ１０３．ス
テップ１０４゜ステップ１０５で、前述と同様な動作を
する。この時ステップ１０５では、オーバーフローして
いない時はステップ１０９に進む。ステップ１０９では
、前述までの動作が２回目か否かを判断し、１回目であ
ればステップ１１０に進み、２回目であればステップ１
１１に進む。ステップ１１１では、Ｘレジスタの値をメ
モリーＭ２に格納し、ステップ１１０に進む。ステップ
１１０では、入力データをＸレジスタに格納する。続い
てステップ１１２で、Ｘレジスタの値にＹレジスタの値
を乗算し、その値をＸレジスタに格納している。次にス
テップ１０５では前述と同様な動作をするが、オーバー
フローしていない時はステップ１１３に進む。ステップ
１１３では、ＲＡＭ（３）に設けられたメモリーＭ３の
内容をＹレジスタに格納している。ここでメモリーＭ３
の内容とは入力値の２乗の総和ΣＸ２であり、初期値は
０である。続いてステップ１０２．ステップ１０３．ス
テ・ツブ１０４、ステップ１０５で、前述と同様な動作
をする。この時ステップ１０５では、オーバーフローし
ていない時はステップ１１４に進む。ステップ１１４で
は、前述までの動作が２回目か否かを判断し、１回目で
あればステップ１１５に進み、２回目であればステップ
１１６に進む。ステップ１１５では、前述までの動作の
２回目を設定し、ステップ１０１に戻る。ステップ１１
６では、Ｘレジスタの値をメモリーＭ３に格納し、次の
入力データ待ちになる。
この様な計算機によれば、サンプル数の総和（ｎ）、入
力データの総和（ΣＸ）、入力データの２乗の総和（Σ
ｘ２）のすべての演算結果が、計算途中でオーバーフロ
ーしていない時に、メモリーにこの演算結果が格納され
ることにより、退避メモリーを設けることなく、計算途
中のオーバ−フロー時にメモリーに格納されていたデー
タを保持することができる。この様に、複数の異なる演
算を行なう統計計算時に、特に効果がある。
力データの総和（ΣＸ）、入力データの２乗の総和（Σ
ｘ２）のすべての演算結果が、計算途中でオーバーフロ
ーしていない時に、メモリーにこの演算結果が格納され
ることにより、退避メモリーを設けることなく、計算途
中のオーバ−フロー時にメモリーに格納されていたデー
タを保持することができる。この様に、複数の異なる演
算を行なう統計計算時に、特に効果がある。
尚、上述した実施例においては、サンプル数の総和（ｎ
）、入力データの総和（ΣＸ）、入力データの２乗の総
和（ΣＸ２）のすべての演算を１回ずつ行い、すべての
演算結果がオーバーフローしているか否かを判断してい
る。その後、すべての演算結果がオーバーフローしてい
なければ、再度すべての演算を行ない、この結果をメモ
リーに記憶している。しかし、１回目の演算の最後に行
なう演算（上述した実施例においては入力データの２乗
の総和（ΣＸ２））の演算結果については、オーバーフ
ローしているか否かを判断し、オーバーフローしていな
ければそのまますぐにメモリーに記憶することも可能で
ある。この場合、２回目の演算では、１回目の演算でメ
モリーに演算結果を記憶した演算については行なう必要
がない。この為、演算スピードが速くなり、プログラム
は容易になるという効果がある。
）、入力データの総和（ΣＸ）、入力データの２乗の総
和（ΣＸ２）のすべての演算を１回ずつ行い、すべての
演算結果がオーバーフローしているか否かを判断してい
る。その後、すべての演算結果がオーバーフローしてい
なければ、再度すべての演算を行ない、この結果をメモ
リーに記憶している。しかし、１回目の演算の最後に行
なう演算（上述した実施例においては入力データの２乗
の総和（ΣＸ２））の演算結果については、オーバーフ
ローしているか否かを判断し、オーバーフローしていな
ければそのまますぐにメモリーに記憶することも可能で
ある。この場合、２回目の演算では、１回目の演算でメ
モリーに演算結果を記憶した演算については行なう必要
がない。この為、演算スピードが速くなり、プログラム
は容易になるという効果がある。
［発明の効果］
以上詳述した様に本発明によれば、演算結果がオーバー
フローしている否かを判断し、オーバーフローしていな
い時に、同一演算を複数回行ない、演算結果をメモリー
に格納することにより、退避用メモリーを設けることな
く、演算途中のオーバーフロー時に、メモリーに格納さ
れていたデータを保持することができる。
フローしている否かを判断し、オーバーフローしていな
い時に、同一演算を複数回行ない、演算結果をメモリー
に格納することにより、退避用メモリーを設けることな
く、演算途中のオーバーフロー時に、メモリーに格納さ
れていたデータを保持することができる。
第１図は本発明の実施例に係る計算機の構成を示したブ
ロック図、第２図は本発明の実施例の動作を示したフロ
ーチャート図である。 １・・・入力部 ２・・・演算回路 ３・・・ＲＡＭ ４・・・ＲＯＭ ８・・・制御回路
ロック図、第２図は本発明の実施例の動作を示したフロ
ーチャート図である。 １・・・入力部 ２・・・演算回路 ３・・・ＲＡＭ ４・・・ＲＯＭ ８・・・制御回路
Claims (2)
- （１）データを入力する入力手段と、 前記データに所定の演算を行なう演算手段と、前記演算
が複数回行なわれたか否かを判断する判断手段と、 この判断手段により前記演算が複数回行なわれたと判断
された時に、前記演算手段により得られた演算結果を、
記憶する記憶手段とを備えた計算機。 - （２）第１のデータを入力するステップと、前記第１の
データに第１の演算を行なうステップと、 このステップにより得られた演算結果が、所定の容量以
下であるか否かを判断するステップと、このステップに
より前記演算結果が所定の容量以下であると判断された
時に、第２のデータを入力するステップと、 前記第２のデータに第２の演算を行うステップと、 このステップにより得られた演算結果が、所定の容量以
下であるか否かを判断するステップと、このステップに
より前記演算結果が所定の容量以下である時に、前記第
１のデータを入力するステップと、 前記第１のデータに前記第１の演算を行なうステップと
、 このステップにより得られた演算結果を第１の記憶装置
に格納するステップと、 前記第２のデータを入力するステップと、 前記第２のデータに前記第２の演算を行なうステップと
、 このステップにより得られた演算結果を第２の記憶装置
に格納するステップとを備えた演算方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221717A JPH0797313B2 (ja) | 1989-08-30 | 1989-08-30 | 計算機及びこの計算機に用いられる演算方法 |
| KR1019900013386A KR940008687B1 (ko) | 1989-08-30 | 1990-08-29 | 오버플로우 검지가능한 계산기 및 오버플로우의 결정방법 |
| US07/574,733 US5197022A (en) | 1989-08-30 | 1990-08-30 | Overflow detection calculator and method of overflow determination |
| GB9018865A GB2236203B (en) | 1989-08-30 | 1990-08-30 | Calculation method and calculator using the same |
| HK66694A HK66694A (en) | 1989-08-30 | 1994-07-14 | Calculation method and calculator using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221717A JPH0797313B2 (ja) | 1989-08-30 | 1989-08-30 | 計算機及びこの計算機に用いられる演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385632A true JPH0385632A (ja) | 1991-04-10 |
| JPH0797313B2 JPH0797313B2 (ja) | 1995-10-18 |
Family
ID=16771162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221717A Expired - Lifetime JPH0797313B2 (ja) | 1989-08-30 | 1989-08-30 | 計算機及びこの計算機に用いられる演算方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5197022A (ja) |
| JP (1) | JPH0797313B2 (ja) |
| KR (1) | KR940008687B1 (ja) |
| GB (1) | GB2236203B (ja) |
| HK (1) | HK66694A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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