JP2600293B2 - オーバーフロー補正回路 - Google Patents
オーバーフロー補正回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算回路に関し、特にオーバーフロー補正回
路に関する。
路に関する。
従来オーディオ分野において、オーディオ信号をディ
ジタル処理する場合、オーディオ信号に対し算術的な演
算が行われるが、この演算の結果が、オーバーフローし
た場合には、最大値あるいは最小値を内部バスに設定す
る必要があった。
ジタル処理する場合、オーディオ信号に対し算術的な演
算が行われるが、この演算の結果が、オーバーフローし
た場合には、最大値あるいは最小値を内部バスに設定す
る必要があった。
このオーディオ信号に対しディジタル処理を行う場合
に内部データバスに対し、アキュムレータ（以下「AC
C」と略す）内にオーバーフローマージン（以下「OVFマ
ージン」と略す）を持つ事により演算の途中過程におい
て、データがオーバーフローしても演算終了時にはオー
バーフローしない演算を行なわせる場合、演算の途中過
程におけるオーバーフローしたデータを内部バスを介さ
ずに演算ユニット内で保持することにより、演算精度と
して、演算ユニット内のバス幅（ACC＋OVFマージンのビ
ット幅，＞内部データバス幅）の精度がとれ、演算精度
を高くする事ができる。例えば内部バス幅20ビットに対
し、演算ユニット内に４ビットのOVFマージンを持た
せ、24ビット幅とする事により、演算精度として24ビッ
トの精度がとれ、内部バス内のデータ精度も20ビットい
っぱいにとれる。ところが演算ユニット内のビット幅が
20ビットであった場合には演算過程において、オーバー
フローしないように、演算ユニットへの入力段で、ビッ
トを16ビットに下げる必要があり、これにより内部バス
20ビット内のデータ精度も16ビット以下になってしま
う。また以上の構成の演算回路において演算プログラム
を作成する場合には 演算結果のデータが絶対にオーバーフローしないよ
うにプログラムを作成するか、オーバーフローマージン
内にオーバーフローしたデータを内部バスに出力する際
に最大値データ（20ビット幅のときこの補数表現で“7F
FFFH"注「Ｈ」は16進数である事を示す。以下同じ）あ
るいは最小値データ（20ビット幅のときこの補数表現で
“80000H"）を、内部バスにセットする。
に内部データバスに対し、アキュムレータ（以下「AC
C」と略す）内にオーバーフローマージン（以下「OVFマ
ージン」と略す）を持つ事により演算の途中過程におい
て、データがオーバーフローしても演算終了時にはオー
バーフローしない演算を行なわせる場合、演算の途中過
程におけるオーバーフローしたデータを内部バスを介さ
ずに演算ユニット内で保持することにより、演算精度と
して、演算ユニット内のバス幅（ACC＋OVFマージンのビ
ット幅，＞内部データバス幅）の精度がとれ、演算精度
を高くする事ができる。例えば内部バス幅20ビットに対
し、演算ユニット内に４ビットのOVFマージンを持た
せ、24ビット幅とする事により、演算精度として24ビッ
トの精度がとれ、内部バス内のデータ精度も20ビットい
っぱいにとれる。ところが演算ユニット内のビット幅が
20ビットであった場合には演算過程において、オーバー
フローしないように、演算ユニットへの入力段で、ビッ
トを16ビットに下げる必要があり、これにより内部バス
20ビット内のデータ精度も16ビット以下になってしま
う。また以上の構成の演算回路において演算プログラム
を作成する場合には 演算結果のデータが絶対にオーバーフローしないよ
うにプログラムを作成するか、オーバーフローマージン
内にオーバーフローしたデータを内部バスに出力する際
に最大値データ（20ビット幅のときこの補数表現で“7F
FFFH"注「Ｈ」は16進数である事を示す。以下同じ）あ
るいは最小値データ（20ビット幅のときこの補数表現で
“80000H"）を、内部バスにセットする。
オーバーフローマージンを越えてオーバーフローし
ないようプログラムを作成するか、あるいはオーバーフ
ローマージンを越えてオーバーフローした場合には、ア
キュムレータに演算ユニット内の最大値（オーバーフロ
ーマージン（４）＋内部バス（20）＝24ビット幅のとき
“7FFFFFH"）あるいは最小値（“800000H"）をセットす
る。
ないようプログラムを作成するか、あるいはオーバーフ
ローマージンを越えてオーバーフローした場合には、ア
キュムレータに演算ユニット内の最大値（オーバーフロ
ーマージン（４）＋内部バス（20）＝24ビット幅のとき
“7FFFFFH"）あるいは最小値（“800000H"）をセットす
る。
という操作を行う必要がある。
従来、この種のオーバーフロー補正は内部バスに対し
アキュムレータ内にオーバーフローマージンを有し、そ
のオーバーフローマージン内にデータがオーバーフロー
している事を示すオーバーフローフラグをプログラムで
チェックし内部バスにデータを出力する際に、オーバー
フローした場合にはプログラムで内部バスに最大値ある
いは最小値あるいは最小値を設定する処理を行なう必要
がありまた、演算結果がオーバーフローマージンを越え
てオーバーフローした場合はオーディオデータとして適
切な値を出力することが不可能となるため、オーバーフ
ローマージンを絶対に越えないようにプログラムを作成
する必要があった。
アキュムレータ内にオーバーフローマージンを有し、そ
のオーバーフローマージン内にデータがオーバーフロー
している事を示すオーバーフローフラグをプログラムで
チェックし内部バスにデータを出力する際に、オーバー
フローした場合にはプログラムで内部バスに最大値ある
いは最小値あるいは最小値を設定する処理を行なう必要
がありまた、演算結果がオーバーフローマージンを越え
てオーバーフローした場合はオーディオデータとして適
切な値を出力することが不可能となるため、オーバーフ
ローマージンを絶対に越えないようにプログラムを作成
する必要があった。
上述した従来のオーバーフロー補正回路はアキュムレ
ータ内のオーバーフローマージン内にオーバーフローし
ていることを示すオーバーフローフラグをプログラムで
判断し、オーバーフローしている場合、アキュムレータ
内のデータを内部バスに出力する際に、最大値あるいは
最小値をプログラムでデータバスに設定するという処理
を行なわなければならず、演算後のデータがオーバーフ
ローしているかどうかを判断する命令とさらにオーバー
フローしている際に補正データを設定する命令とにより
プログラム全体の処理速度が遅くなるという欠点があ
る。
ータ内のオーバーフローマージン内にオーバーフローし
ていることを示すオーバーフローフラグをプログラムで
判断し、オーバーフローしている場合、アキュムレータ
内のデータを内部バスに出力する際に、最大値あるいは
最小値をプログラムでデータバスに設定するという処理
を行なわなければならず、演算後のデータがオーバーフ
ローしているかどうかを判断する命令とさらにオーバー
フローしている際に補正データを設定する命令とにより
プログラム全体の処理速度が遅くなるという欠点があ
る。
更に、もしオーバーフローマージンを越えてオーバー
フローした場合にはオーディオ信号として適切な値を出
力する事ができないため、絶対に、オーバーフローマー
ジンを越えてオーバーフローしないように、プログラム
を作成しなければならないという欠点があった。
フローした場合にはオーディオ信号として適切な値を出
力する事ができないため、絶対に、オーバーフローマー
ジンを越えてオーバーフローしないように、プログラム
を作成しなければならないという欠点があった。
本発明では、ALUによる演算がオーバーフローマージ
ンを越えてオーバーフローしたかどうかを検出するOVF
検出回路により判定し、プログラムでデータを設定する
等の処理を行うことなしに、オーバーフローした場合に
は補正データ出力回路の出力を、オーバーフローしてい
ない場合にはALUの出力を選択して、アキュムレータに
入力する。更にアキュムレータのオーバーフローマージ
ン内でオーバーフローしているかどうかを検出するOVF
検出回路により判定しオーバーフローをしているデータ
を内部バスに出力しようとした場合には補正データ出力
回路の出力を選択し、オーバーフローしていないデータ
を内部バスに出力しようとした場合にはアキュムレータ
内のデータを選択して内部バスに出力している。
ンを越えてオーバーフローしたかどうかを検出するOVF
検出回路により判定し、プログラムでデータを設定する
等の処理を行うことなしに、オーバーフローした場合に
は補正データ出力回路の出力を、オーバーフローしてい
ない場合にはALUの出力を選択して、アキュムレータに
入力する。更にアキュムレータのオーバーフローマージ
ン内でオーバーフローしているかどうかを検出するOVF
検出回路により判定しオーバーフローをしているデータ
を内部バスに出力しようとした場合には補正データ出力
回路の出力を選択し、オーバーフローしていないデータ
を内部バスに出力しようとした場合にはアキュムレータ
内のデータを選択して内部バスに出力している。
このように、本発明のオーバーフロー補正回路は、算
術演算回路、第１のオーバーフロー検出回路、第２のオ
ーバーフロー検出回路、第１の選択回路、第２の選択回
路、補正データ出力回路、及びアキュムレータを有して
いる。
術演算回路、第１のオーバーフロー検出回路、第２のオ
ーバーフロー検出回路、第１の選択回路、第２の選択回
路、補正データ出力回路、及びアキュムレータを有して
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。本実
施例は加算器101、OVF検出回路102、最大値出力回路10
3、最小値出力回路104、選択回路105、アキュムレータ1
06、選択回路107、OVF検出回路108、論理演算信号109、
OP信号110、補正モード信号111、補正信号112、＋／−
指示信号113、補正信号114、内部バスデータ115を有す
る。120,123,124,127,128は24ビット幅のデータバスで
ありそれぞれ上位ビットよりD23,D22,D21,…,D0とす
る。121は２ビット幅のデータバスで、上位よりデータ
バス120のD23及びD22に接続される。125は20ビット幅の
データバスで、上位よりデータバス123のD23〜D4に接続
される。126は20ビット幅のデータバスで、上位よりデ
ータバス124のD23〜D4に接続される。129は20ビット幅
のデータバスで、上位よりデータバス128のD19〜D0に接
続される。130は１ビットのデータバスであり、130のデ
ータバスD23に接続される。131は５ビット幅のデータバ
スであり上位よりデータバス130のD23〜D19に接続され
る。
施例は加算器101、OVF検出回路102、最大値出力回路10
3、最小値出力回路104、選択回路105、アキュムレータ1
06、選択回路107、OVF検出回路108、論理演算信号109、
OP信号110、補正モード信号111、補正信号112、＋／−
指示信号113、補正信号114、内部バスデータ115を有す
る。120,123,124,127,128は24ビット幅のデータバスで
ありそれぞれ上位ビットよりD23,D22,D21,…,D0とす
る。121は２ビット幅のデータバスで、上位よりデータ
バス120のD23及びD22に接続される。125は20ビット幅の
データバスで、上位よりデータバス123のD23〜D4に接続
される。126は20ビット幅のデータバスで、上位よりデ
ータバス124のD23〜D4に接続される。129は20ビット幅
のデータバスで、上位よりデータバス128のD19〜D0に接
続される。130は１ビットのデータバスであり、130のデ
ータバスD23に接続される。131は５ビット幅のデータバ
スであり上位よりデータバス130のD23〜D19に接続され
る。
また本実施例では内部バスはこの補数表現された20ビ
ットのデータを持ち、アキュムレータは４ビットのオー
バーフローマージンを持つ。論理演算信号109は論理演
算を行なうかどうかを示す信号であり、補正モード信号
111はオーバーフロー補正を行なうかどうかを示す信号
である。加算器101はこの補数で表されたデータの２入
力加算器であり、第１の入力には、内部バス20ビットの
データと20ビットの最上位ビットであり正の数であるか
負の数であるか（０＝正,1＝負）を示すサインビットを
拡張した４ビットとの24ビットのデータが入力され、第
２の入力にはアキュムレータ106に保持されるデータが
入力され、出力は24ビットバス120を介して選択回路105
に入力される。また加算器101には動作制御信号とし
て、論理演算信号109とOP信号（この信号の立上りエッ
ジで加算器の演算動作が起動される。）110が入力され
る。OVF検出回路102は加算器101の出力が24ビットのデ
ータ長を超えてオーバーフローした事を検出する回路で
あり、データバス121、論理演算信号109、OP信号110及
び補正モード信号111を入力とし、補正信号112及び正側
にオーバーフローしたのか負側にオーバーフローしたの
かを示す＋／−指示信号113を出力する。最大値出力回
路103はこの補数表現された24ビットのデータの最大値
データ“7FFFFFH"を出力する回路であり出力は選択回路
105にまた上位20ビットは選択回路107に入力される。
ットのデータを持ち、アキュムレータは４ビットのオー
バーフローマージンを持つ。論理演算信号109は論理演
算を行なうかどうかを示す信号であり、補正モード信号
111はオーバーフロー補正を行なうかどうかを示す信号
である。加算器101はこの補数で表されたデータの２入
力加算器であり、第１の入力には、内部バス20ビットの
データと20ビットの最上位ビットであり正の数であるか
負の数であるか（０＝正,1＝負）を示すサインビットを
拡張した４ビットとの24ビットのデータが入力され、第
２の入力にはアキュムレータ106に保持されるデータが
入力され、出力は24ビットバス120を介して選択回路105
に入力される。また加算器101には動作制御信号とし
て、論理演算信号109とOP信号（この信号の立上りエッ
ジで加算器の演算動作が起動される。）110が入力され
る。OVF検出回路102は加算器101の出力が24ビットのデ
ータ長を超えてオーバーフローした事を検出する回路で
あり、データバス121、論理演算信号109、OP信号110及
び補正モード信号111を入力とし、補正信号112及び正側
にオーバーフローしたのか負側にオーバーフローしたの
かを示す＋／−指示信号113を出力する。最大値出力回
路103はこの補数表現された24ビットのデータの最大値
データ“7FFFFFH"を出力する回路であり出力は選択回路
105にまた上位20ビットは選択回路107に入力される。
最小値出力回路104はこの補数表現された24ビットの
データの最小値データ“800000H"を出力する回路であ
り、出力は選択回路105に入力される。D23〜D4は選択回
路107に入力される。選択回路105は３入力のうち１つの
入力を選択して出力する回路であり、補正信号112及び
＋／−指示信号113の示すデータにより最大値出力回路1
03の出力，最小値出力回路104の出力，または加算器101
の出力のうち１つを選択し出力127はアキュムレータ106
に入力される。
データの最小値データ“800000H"を出力する回路であ
り、出力は選択回路105に入力される。D23〜D4は選択回
路107に入力される。選択回路105は３入力のうち１つの
入力を選択して出力する回路であり、補正信号112及び
＋／−指示信号113の示すデータにより最大値出力回路1
03の出力，最小値出力回路104の出力，または加算器101
の出力のうち１つを選択し出力127はアキュムレータ106
に入力される。
アキュムレータ106は24ビットのデータを保持する回
路である。OVF検出回路108はアキュムレータ106に保持
されるデータが内部バスのデータ長20ビットをオーバー
フローしているかどうかを検出する回路でありアキュム
レータ106に保持されるデータ中D23〜D19と補正モード
信号111を入力とし、補正信号114を出力する。
路である。OVF検出回路108はアキュムレータ106に保持
されるデータが内部バスのデータ長20ビットをオーバー
フローしているかどうかを検出する回路でありアキュム
レータ106に保持されるデータ中D23〜D19と補正モード
信号111を入力とし、補正信号114を出力する。
選択回路107は３入力のうち１つの入力を選択して出
力する回路であり補正信号114及びアキュムレータ106に
保持されるデータの最上位ビットにより最大値出力回路
103の出力のD23〜D4,最小値出力回路104の出力のD23〜D
4またはアキュムレータ106に保持されるデータのD19〜D
0を選択し、内部バスに出力する。
力する回路であり補正信号114及びアキュムレータ106に
保持されるデータの最上位ビットにより最大値出力回路
103の出力のD23〜D4,最小値出力回路104の出力のD23〜D
4またはアキュムレータ106に保持されるデータのD19〜D
0を選択し、内部バスに出力する。
第２図はOVF検出回路102の構成図である。OVF検出回
路102はデータラッチ201,2入力EXORゲート202,2入力EXO
Rゲート203,4入力ANDゲート204,24ビットデータの最上
位ビット205,上位から第２ビット206,補正モード信号11
1,論理演算信号109,OP信号110,補正信号112,＋／−指示
信号113より構成される。24ビットデータの最上位ビッ
ト205はデータラッチ201の入力,2入力EXORゲート202及
び203の入力に接続される。上位から第２ビット206は２
入力EXOR203の入力に接続される。OP信号110はデータラ
ッチ201のクロック入力に接続され、データラッチ201の
出力は２入力EXORゲート202の入力に接続されるととも
に＋／−指示信号113となる。２入力EXORゲート202の出
力,2入力EXORゲート203の出力，補正モード信号111及び
論理演算信号109は４入力ANDゲート204に接続され、補
正信号112を出力する。
路102はデータラッチ201,2入力EXORゲート202,2入力EXO
Rゲート203,4入力ANDゲート204,24ビットデータの最上
位ビット205,上位から第２ビット206,補正モード信号11
1,論理演算信号109,OP信号110,補正信号112,＋／−指示
信号113より構成される。24ビットデータの最上位ビッ
ト205はデータラッチ201の入力,2入力EXORゲート202及
び203の入力に接続される。上位から第２ビット206は２
入力EXOR203の入力に接続される。OP信号110はデータラ
ッチ201のクロック入力に接続され、データラッチ201の
出力は２入力EXORゲート202の入力に接続されるととも
に＋／−指示信号113となる。２入力EXORゲート202の出
力,2入力EXORゲート203の出力，補正モード信号111及び
論理演算信号109は４入力ANDゲート204に接続され、補
正信号112を出力する。
第３図はOVF検出回路108の構成図である。OVF検出回
路108は５入力ORゲート301,5入力NANDゲート302,3入力A
NDゲート303,により構成される。５入力ORゲート301及
び５入力NANDゲート302には24ビットデータのうち上位
５ビットが入力され５入力ORゲート301の出力,5入力NAN
Dゲート302の出力及び補正モード信号111は３入力ANDゲ
ート303に入力され３入力ANDゲート303は補正信号114を
出力する。
路108は５入力ORゲート301,5入力NANDゲート302,3入力A
NDゲート303,により構成される。５入力ORゲート301及
び５入力NANDゲート302には24ビットデータのうち上位
５ビットが入力され５入力ORゲート301の出力,5入力NAN
Dゲート302の出力及び補正モード信号111は３入力ANDゲ
ート303に入力され３入力ANDゲート303は補正信号114を
出力する。
次に本実施例の動作について説明する。
本実施例では加算器101の出力がオーバーフローした
かどうかをOVF検出回路102により判断し選択回路105に
よりアキュムレータ106へデータを転送する際に加算器1
01の出力が最大値出力回路103の出力かあるいは最小値
出力回路104の出力かを選択する。また、アキュムレー
タ106内のデータを内部データバスに出力する際にアキ
ュムレータ106内のデータが20ビットのデータ長を越え
て４ビットのオーバーフローマージン内にオーバーフロ
ーしているかどうかをOVF検出回路108により判断し選択
回路107によりアキュムレータ106の出力と最大値、ある
いは最小値を選択し内部バスに出力する。補正動作を行
うかどうかは補正モード信号111により設定し、111がイ
ンアクティブの場合は選択回路105は常に加算器101の出
力を選択し、また選択回路107は常にアキュムレータ106
のデータを選択する。また補正モードであっても論理演
算を行う場合については論理演算信号109により、加算
器101の出力がアキュムメータ106に入力される。
かどうかをOVF検出回路102により判断し選択回路105に
よりアキュムレータ106へデータを転送する際に加算器1
01の出力が最大値出力回路103の出力かあるいは最小値
出力回路104の出力かを選択する。また、アキュムレー
タ106内のデータを内部データバスに出力する際にアキ
ュムレータ106内のデータが20ビットのデータ長を越え
て４ビットのオーバーフローマージン内にオーバーフロ
ーしているかどうかをOVF検出回路108により判断し選択
回路107によりアキュムレータ106の出力と最大値、ある
いは最小値を選択し内部バスに出力する。補正動作を行
うかどうかは補正モード信号111により設定し、111がイ
ンアクティブの場合は選択回路105は常に加算器101の出
力を選択し、また選択回路107は常にアキュムレータ106
のデータを選択する。また補正モードであっても論理演
算を行う場合については論理演算信号109により、加算
器101の出力がアキュムメータ106に入力される。
いまアキュムレータ106内にデータ“7F65ABH"が保持
されているとする。このデータを内部バスに出力しよう
とした場合、上位５ビットは“01111"となるため、OVF
検出回路108により補正信号114がアクティブとなり、さ
らに24ビットのデータのMSBが“0"より選択回路107は最
大値出力回路103を選択しデータ“7FFFFH"を内部データ
バスに出力する。また、アキュムレータ106内のデータ
“4F65ABH"に加算器101により内部バス上のデータ“48C
20H"を加算すると加算器101の出力は“7F65ABH＋48C20H
＝83F1CBH"となる。このとき、OVF検出回路102において
24ビットのうちのMSB205は“1",D22,206は“0"となり２
入力EXOR203の出力はアクティブとなる。またデータラ
ッチ201の出力は“0"であるので、２入力EXOR202の出力
もアクティブとなり補正モード信号111および論理演算
信号109がアクティブ（論理演算のときインアクティ
ブ）の時４入力AND204の出力、補正信号112はアクティ
ブとなる。またデータラッチ201の出力“0"より選択回
路105は最大値出力回路103の出力を選択しアキュムレー
タ106には最大値データ“7FFFFFH"が入力される。逆に
負側にオーバーフローした場合にはそれぞれ選択回路10
5及び107により最小値が選択され出力される。
されているとする。このデータを内部バスに出力しよう
とした場合、上位５ビットは“01111"となるため、OVF
検出回路108により補正信号114がアクティブとなり、さ
らに24ビットのデータのMSBが“0"より選択回路107は最
大値出力回路103を選択しデータ“7FFFFH"を内部データ
バスに出力する。また、アキュムレータ106内のデータ
“4F65ABH"に加算器101により内部バス上のデータ“48C
20H"を加算すると加算器101の出力は“7F65ABH＋48C20H
＝83F1CBH"となる。このとき、OVF検出回路102において
24ビットのうちのMSB205は“1",D22,206は“0"となり２
入力EXOR203の出力はアクティブとなる。またデータラ
ッチ201の出力は“0"であるので、２入力EXOR202の出力
もアクティブとなり補正モード信号111および論理演算
信号109がアクティブ（論理演算のときインアクティ
ブ）の時４入力AND204の出力、補正信号112はアクティ
ブとなる。またデータラッチ201の出力“0"より選択回
路105は最大値出力回路103の出力を選択しアキュムレー
タ106には最大値データ“7FFFFFH"が入力される。逆に
負側にオーバーフローした場合にはそれぞれ選択回路10
5及び107により最小値が選択され出力される。
以上のように本実施例においては、オーバーフロー補
正モードに設定する事によりプログラム上でオーバーフ
ローしたかどうかを判断し、オーバーフローしている場
合にはプログラムにより補正データをセットするという
処理を行う事なしに、オーバーフロー自動補正を行う事
が可能となり、また、たとえオーバーフローしてもオー
ディオデータとしては有効となるため厳密にオーバーフ
ローを絶対にしないプログラムを組むがために通常の動
作におけるビット精度を落としてしまう事もなくビット
精度を高く取る事が可能となる。
正モードに設定する事によりプログラム上でオーバーフ
ローしたかどうかを判断し、オーバーフローしている場
合にはプログラムにより補正データをセットするという
処理を行う事なしに、オーバーフロー自動補正を行う事
が可能となり、また、たとえオーバーフローしてもオー
ディオデータとしては有効となるため厳密にオーバーフ
ローを絶対にしないプログラムを組むがために通常の動
作におけるビット精度を落としてしまう事もなくビット
精度を高く取る事が可能となる。
第４図は本発明の他の実施例２のブロック図である。
本実施例では加算器401,OVF検出回路402,補正値出力回
路403,選択回路404,アキュムレータ405,選択回路406よ
り構成される。420は20ビットのビット幅を持つ内部バ
スである。424,423,426は24ビット幅のデータバスであ
り各々上位よりD23,D22,D21,…,D0とする。421は19ビッ
ト幅のデータバスで加算器401の24ビットの出力（上位
よりD23,D22,D21,…,D0）のうち上位よりD18〜D0に接続
される。422は５ビット幅のデータバスで、加算器401の
出力の上位よりD23〜D19に接続される。425は20ビット
幅のデータバスで上位よりデータバス424のD23〜D4に接
続される。424は20ビット幅のデータバスで上位よりデ
ータバス426のD19〜D0に接続される。
本実施例では加算器401,OVF検出回路402,補正値出力回
路403,選択回路404,アキュムレータ405,選択回路406よ
り構成される。420は20ビットのビット幅を持つ内部バ
スである。424,423,426は24ビット幅のデータバスであ
り各々上位よりD23,D22,D21,…,D0とする。421は19ビッ
ト幅のデータバスで加算器401の24ビットの出力（上位
よりD23,D22,D21,…,D0）のうち上位よりD18〜D0に接続
される。422は５ビット幅のデータバスで、加算器401の
出力の上位よりD23〜D19に接続される。425は20ビット
幅のデータバスで上位よりデータバス424のD23〜D4に接
続される。424は20ビット幅のデータバスで上位よりデ
ータバス426のD19〜D0に接続される。
第５図は補正値出力回路403の構成図である。＋／−
指示信号412の入力に対しD23〜D0までの24ビットのデー
タを出力する。
指示信号412の入力に対しD23〜D0までの24ビットのデー
タを出力する。
第６図はOVF検出回路402の構成図である。OVF検出回
路402は５入力NAND601,5入力OR602,データラッチ603,2
入力EXOR604,3入力AND605,5入力AND606により構成され
る。５入力NAND601及び５入力OR602の入力には加算器40
1の出力のうちD23〜D19が入力される。データラッチ603
の入力にはD23が入力され動作クロック入力にはOP信号4
08が入力される。２入力EXORの入力にはD23とデータラ
ッチ603の出力が入力される。さらにデータラッチ603の
出力は＋／−指示信号412として出力される。３入力AND
605の入力には５入力NAND601の出力,5入力OR602の出力
および補正モード信号409が入力され、補正モード信号4
11を出力する。５入力AND606の入力には、５入力NAND60
1の出力,5入力OR602の出力,2入力EXOR604の出力，論理
演算信号407,及び補正モード信号409が入力され、補正
信号410を出力する。
路402は５入力NAND601,5入力OR602,データラッチ603,2
入力EXOR604,3入力AND605,5入力AND606により構成され
る。５入力NAND601及び５入力OR602の入力には加算器40
1の出力のうちD23〜D19が入力される。データラッチ603
の入力にはD23が入力され動作クロック入力にはOP信号4
08が入力される。２入力EXORの入力にはD23とデータラ
ッチ603の出力が入力される。さらにデータラッチ603の
出力は＋／−指示信号412として出力される。３入力AND
605の入力には５入力NAND601の出力,5入力OR602の出力
および補正モード信号409が入力され、補正モード信号4
11を出力する。５入力AND606の入力には、５入力NAND60
1の出力,5入力OR602の出力,2入力EXOR604の出力，論理
演算信号407,及び補正モード信号409が入力され、補正
信号410を出力する。
固定値出力回路は＋／−指示信号412により補正デー
タ出力する回路である。OVF検出回路402は加算器401の
出力がOVFマージン内でオーバーフローしていかどうか
を判断し、補正信号411を出力し、またOVFマージン内で
オーバーフローしている状態でMSBの反転を判断し、MSB
が反転した時オーバーフローマージンを越えてオーバー
フローした事を検出して補正信号410を出力する。選択
回路404は補正信号410により補正値出力回路403の出力
かあるいは加算器401の出力かを選択しアキュムレータ4
05に出力する。選択回路406は補正信号411により補正値
出力回路403の出力かあるいはアキュムレータ405の出力
かを選択し内部バスに出力する。以上を除き他の構成は
実施例１と同一であり、動作も実施例１と同一である。
タ出力する回路である。OVF検出回路402は加算器401の
出力がOVFマージン内でオーバーフローしていかどうか
を判断し、補正信号411を出力し、またOVFマージン内で
オーバーフローしている状態でMSBの反転を判断し、MSB
が反転した時オーバーフローマージンを越えてオーバー
フローした事を検出して補正信号410を出力する。選択
回路404は補正信号410により補正値出力回路403の出力
かあるいは加算器401の出力かを選択しアキュムレータ4
05に出力する。選択回路406は補正信号411により補正値
出力回路403の出力かあるいはアキュムレータ405の出力
かを選択し内部バスに出力する。以上を除き他の構成は
実施例１と同一であり、動作も実施例１と同一である。
以上説明したように本発明はオーバーフローマージン
を越えてオーバーフローした場合に最大値あるいは最小
値の補正データをアキュムレータに格納しまたアキュム
レータ内でオーバーフローマージン内にオーバーフロー
しているデータを内部バスに出力する場合にも内部バス
内の最大値あるいは最小値を補正回路により出力してや
ることにより、プログラムでオーバーフローフラグを判
断する命令、および補正データを代入する命令が不要と
なるため演算スピードが増すという効果がある。またオ
ーバーフローマージンを越えてオーバーフローしても、
アキュムレータ内での最大値あるいは最小値が代入され
るため、音声データとしては、引き続き演算可能な有効
なデータを出力する事ができるという効果がある。
を越えてオーバーフローした場合に最大値あるいは最小
値の補正データをアキュムレータに格納しまたアキュム
レータ内でオーバーフローマージン内にオーバーフロー
しているデータを内部バスに出力する場合にも内部バス
内の最大値あるいは最小値を補正回路により出力してや
ることにより、プログラムでオーバーフローフラグを判
断する命令、および補正データを代入する命令が不要と
なるため演算スピードが増すという効果がある。またオ
ーバーフローマージンを越えてオーバーフローしても、
アキュムレータ内での最大値あるいは最小値が代入され
るため、音声データとしては、引き続き演算可能な有効
なデータを出力する事ができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のOVF検出回路102の構成図、第３図は第１図のOVF検
出回路108の構成図、第４図は他の実施例のブロック
図、第５図は第４図の固定値出力回路403の構成図、第
６図は第４図のOVF検出回路402の構成図である。 101……加算器、102……OVF検出回路、103……最大値出
力回路、104……最小値出力回路、105……選択回路、10
6……アキュムレータ、107……選択回路、108……OVF検
出回路、109……論理演算信号、110……OP信号、111…
…補正モード信号、112……補正信号、113……＋／−指
示信号、114……補正信号、115……内部バスデータ、20
1……データラッチ、202……２入力EXORゲート、203…
…２入力EXORゲート、204……４入力ANDゲート、205…
…24ビットデータの最上位ビット、206……上位より第
２ビット、301……５入力ORゲート、302……５入力NAND
ゲート、303……３入力ANDゲート、401……加算器、402
……OVF検出回路、403……補正値出力回路、404……選
択回路、405……アキュムレータ、406……選択回路、40
7……論理演算信号、408……OP信号、409……補正モー
ド信号、410……補正信号、411……補正信号、412……
＋／−指示信号、501……インバータ、601……５入力NA
ND、602……５入力OR、603……データラッチ、604……
２入力EXOR、605……３入力AND、606……５入力AND、12
0,121,122,123,124,125,126,127,128,129,130,131,420,
421,422,423,424,425,426,427……データバス。
図のOVF検出回路102の構成図、第３図は第１図のOVF検
出回路108の構成図、第４図は他の実施例のブロック
図、第５図は第４図の固定値出力回路403の構成図、第
６図は第４図のOVF検出回路402の構成図である。 101……加算器、102……OVF検出回路、103……最大値出
力回路、104……最小値出力回路、105……選択回路、10
6……アキュムレータ、107……選択回路、108……OVF検
出回路、109……論理演算信号、110……OP信号、111…
…補正モード信号、112……補正信号、113……＋／−指
示信号、114……補正信号、115……内部バスデータ、20
1……データラッチ、202……２入力EXORゲート、203…
…２入力EXORゲート、204……４入力ANDゲート、205…
…24ビットデータの最上位ビット、206……上位より第
２ビット、301……５入力ORゲート、302……５入力NAND
ゲート、303……３入力ANDゲート、401……加算器、402
……OVF検出回路、403……補正値出力回路、404……選
択回路、405……アキュムレータ、406……選択回路、40
7……論理演算信号、408……OP信号、409……補正モー
ド信号、410……補正信号、411……補正信号、412……
＋／−指示信号、501……インバータ、601……５入力NA
ND、602……５入力OR、603……データラッチ、604……
２入力EXOR、605……３入力AND、606……５入力AND、12
0,121,122,123,124,125,126,127,128,129,130,131,420,
421,422,423,424,425,426,427……データバス。
Claims (6)
- 【請求項１】演算回路と、該演算回路内のデータ幅に対
して、演算結果がオーバーフローしたかどうかを検出す
る第１のオーバーフロー検出回路と、内部バスに対し前
記演算回路内のデータがオーバーフローしたかどうかを
検出する第２のオーバーフロー検出回路と、第１の選択
回路と、第２の選択回路と、補正データ出力回路と、ア
キュムレータとを有し、前記演算回路の入力には前記内
部バスと前記内部バスの最上位ビットを拡張して前記内
部バスのデータの上位に付加するオーバーヘッド・マー
ジン・ビット及び前記アキュムレータの出力が接続さ
れ、前記演算回路の出力は前記第１のオーバーフロー検
出回路及び前記第１の選択回路に接続され、前記第１の
オーバーフロー検出回路の出力は前記第１の選択回路に
接続され、前記補正データ出力回路の出力は前記第１お
よび第２の選択回路に接続され、前記第１の選択回路の
出力は前記アキュムレータに接続されこの出力は前記第
２の選択回路、前記演算回路及び第２のオーバーフロー
検出回路に接続され、前記第２のオーバーフロー検出回
路の出力は前記第２の選択回路に接続され、その出力は
前記内部バスに接続される事を特徴とするオーバーフロ
ー補正回路。 - 【請求項２】前記第１の選択回路は前記第１のオーバー
フロー検出回路の出力の値によって前記演算回路の出力
か、あるいは前記補正データ出力回路の出力を選択して
出力することを特徴とする特許請求の範囲第１項記載の
オーバーフロー補正回路。 - 【請求項３】前記第２の選択回路は、第２のオーバーフ
ロー検出回路の出力の値により、前記アキュムレータの
出力か、あるいは前記補正データ出力回路の出力かを選
択して出力することを特徴とする特許請求の範囲第１項
記載のオーバーフロー補正回路。 - 【請求項４】前記補正データ出力回路は前記演算回路の
出力のあらかじめ定められた最大値あるいは最小値及び
前記内部バスのあらかじめ定められた最大値あるいは最
小値を出力する事を特徴とする特許請求の範囲第１項記
載のオーバーフロー補正回路。 - 【請求項５】前記第１のオーバーフロー検出回路は前記
ALUの演算結果がオーバーフローしたかどうかを、前記
演算回路のデータが前記内部バスのデータに対し、オー
バーフローしている際の前記演算回路の出力データの最
上位ビットの反転を検出することにより前記演算回路の
出力がオーバーフローしたかどうかを検出することを特
徴とする特許請求の範囲第１項記載のオーバーフロー補
正回路。 - 【請求項６】前記第２のオーバーフロー検出回路は前記
演算回路のデータのうち前記内部バスに対する前記オー
バーヘッド・マージン・ビット内の任意のビットの反転
を検出する事により前記演算回路内のデータが前記内部
バスに対しオーバーフローしているかどうかを検出する
ことを特徴とする特許請求の範囲第１項記載のオーバー
フロー補正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144065A JP2600293B2 (ja) | 1988-06-10 | 1988-06-10 | オーバーフロー補正回路 |
| US07/364,478 US4945507A (en) | 1988-06-10 | 1989-06-12 | Overflow correction circuit |
| EP89110642A EP0345819B1 (en) | 1988-06-10 | 1989-06-12 | Overflow correction circuit |
| DE68927689T DE68927689T2 (de) | 1988-06-10 | 1989-06-12 | Überlaufkorrekturschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144065A JP2600293B2 (ja) | 1988-06-10 | 1988-06-10 | オーバーフロー補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311320A JPH01311320A (ja) | 1989-12-15 |
| JP2600293B2 true JP2600293B2 (ja) | 1997-04-16 |
Family
ID=15353485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144065A Expired - Lifetime JP2600293B2 (ja) | 1988-06-10 | 1988-06-10 | オーバーフロー補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4945507A (ja) |
| EP (1) | EP0345819B1 (ja) |
| JP (1) | JP2600293B2 (ja) |
| DE (1) | DE68927689T2 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109976B2 (ja) * | 1989-02-23 | 1995-11-22 | エルエスアイ・ロジック株式会社 | ディジタルフィルタを用いた演算装置 |
| JPH0760990B2 (ja) * | 1989-02-23 | 1995-06-28 | エルエスアイ・ロジック株式会社 | ディジタルフィルタ |
| JPH0797313B2 (ja) * | 1989-08-30 | 1995-10-18 | 株式会社東芝 | 計算機及びこの計算機に用いられる演算方法 |
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| JP2591463B2 (ja) * | 1993-12-27 | 1997-03-19 | 日本電気株式会社 | リミッタ装置 |
| JPH07253965A (ja) * | 1994-03-16 | 1995-10-03 | Fujitsu Ltd | 積和演算器 |
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| JP3790619B2 (ja) | 1996-11-29 | 2006-06-28 | 松下電器産業株式会社 | 正値化処理及び飽和演算処理からなる丸め処理を好適に行うことができるプロセッサ |
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