JPS6211933A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はテ゛イジタル信号処理用演算回路、特に固定小
数点演算を行なうシグナルプロセッザの演算回路に関す
る。

（従来技術とその問題点） ディジタル信号処理の利点はアナログ技術では実現でき
ない様な高精度もしくは高安定性の保証されたフィルタ
や変復調装置が実現できること、さらに、アナログ信号
処理では考えられなかった時変適応フィルタ等が容易に
実現できることなどが挙げられる。さらに詳しいディジ
タル信号処理の利点等については電子通信学会誌１９８
２年１２月号の１２８０頁より１２８４頁を参照された
い。

この様に多くの利点を有するディジタル信号処理も、ハ
ードウェアサイズ及び消費電力の点てはアナログ技術に
劣ることが多く、ディジタル信号処理が実用に供される
様になって来たのは、急速に発展して来たディジタルＬ
ＳＩ回路が利用できる様になったごく最近のことであり
、特にシグナルプロセッサと呼ばれるディジタル信号処
理用マイクロプロセッサが出現して来てからである。

この様なシグナルプロセッサ、ハードウェア規模を小さ
くしつつ、アナログ回路で実現する微分、積分演算をデ
ィジタル領域で実現せねばならないために高速算術演算
能力が要求され、いわゆる汎用コンピュータや汎用マイ
クロプロセッサとは異なった発展を遂げている。詳しく
は情報処理学会誌昭和５８年７月号の８６２頁より８６
９頁に譲り、以下現状のシグナルプロセッサの特徴につ
いて述べる。

シグナルプロセッサでは高速算術演算能力を小さなハー
ドウェアで実現するために、数値表現は原則として固定
小数点表示で、かつ２の補数表現を用いることが多い。

また、シグナルプロセッサで扱う対象はＡ／Ｄ変換され
たアナログ信号であり、Ａ／Ｄ変換器の許容最大振幅を
基準にしてディジタル表現を表わすのが便利であるため
最大振幅値を１゜０とする。つまり、２の補数表現で固
定小数点の位置を示すと、最上位ビットと次のビットの
間に固定小数点を置き、−１から＋１までの数値として
扱う。

この様な形式を用いる場合の乗算回路の入出力形式とし
てはアイイーイーイージャーナルオブソリッドステート
サーキッツ（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌ
ｉｄＳｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）第５Ｃ−１６巻４
号（１９８１年８月）の３７２頁より３７６頁に掲載さ
れたシグナルプロセッサの第２図に示した様に、Ｎビッ
ト２の補数表現固定小数点データ間の積は２Ｎ−１ビツ
トで得られ、固定小数点位置は依然として最上位ビット
と次のビット間にある形式を用いるのが一般的である。

このため、乗算器出力は信号データと同じ形式になる様
に上位Ｎビットを取り出せば、信号のダイナミック・レ
ンジを一定に保てる。

一方、ＦＩＲフィルタ等の演算では、時刻ｊの入力信号
、出力信号を各々ｘｊ＋　ｙｊとすると、ｙ＝Σαｘ（
１） Ｊ１’＝ＱＩＪ−１ という演算が行なわれる。係数（ａ、）はフィルタの特
性を決定するものであり、ＸＪが−１がら＋１の範囲で
あれば平均的にｙも−１から＋１の範囲内の値となる様
に係数は定められる。しかしながら、係数ａ、の値は必
ずしも−１から＋１の範囲に限られる訳ではなく、この
ためｙ、の計算途中結果では−１がら＋１の範囲に納ま
らないこともしばしばである。

従来の方法でこの様なＦＩＲフィルタを実現する方法で
は、係数（ａｉ）を−１がち＋１まての乗算器に入力で
きる範囲の値とするため、係数（ａｌ）の各々に係数の
総体値の最大値より大きい２の巾乗数を選んで、この値
で割り算を行なった係数（凧）を用いる。

つまり、 ｂ、＝ａ２−”　　　　　　（２） とし、式（１）は次の様にして求める ｙ＝Σａ、ｘ Ｊ、、ＩＪ−１ ＝２ｋ・Σ（ａ、２−ｋ）ｘ ｔｗｏ　　　’−’ ＝２にΣｂズ　　　（３） ｒ＝ｏｌＪ−１ 式（３）より、ｂよとＸＪ−ｒを乗算し、累算した後２
に倍することでｙを求めていた。固定小数点演算で式（
３）を実」 現するとす、及び）−４はいずれも−１より＋１までの
値であるからｂ円、、−、は−１より＋１までの値とな
り、前述した固定乗算器が利用できる。しかし、ｂｉＸ
ｊ−４をＮ項加算する場合、計算の途中結果及び計算結
果は＝１から＋１までの範囲にはない可能性がある。し
かし、この場合でも、単精度加算器を用いているシグナ
ルプロセッサなどでは加算毎にオーバーフローが発生し
た時に最大値に置換えするハードウェアを設けるか、こ
の様なオーバーフローの発生は無視し、計算ノイズとし
て扱うことが常であった。

また、ＦＩＲフィルタを実現している限りは、この様な
オーバーフローはシステムを不安定にすることはないが
、ＩＩＲフィルタの様に演算結果をフィードバックして
用いるシステムではオーバーフローの問題はシステムの
不安定にもつながり、演算速度を犠牲にしてでもオーバ
ーフロー発生時には値を最大値に置換えする必要がある
。

以上の様に従来技術による演算方式では計算の途中結果
のオーバーフローを無視するか、１加算のオーバーフロ
ー発生毎に最大値に置換していたため、計算途中結果の
数値の取りうる範囲を充分大きくしてオーバーフローが
発生しないようにした場合には出力信号ｙは正規の−１
より＋１の範囲の数】 値になる様な場合でも、小規模な回路で実現しようとす
るとオーバーフローの無視、あるいはオーバーフローし
た数値の最大値での修正が多発し、出力値ｙは大きな誤
差を含んでいることもしばしばであった （発明の目的） 本発明の目的は出力値ｙ、ａ計算精度を向上させうるシ
グナルプロセッサ用演算回路を提供することにある。

（発明の構成） ２組の単精度ビット数のデータを入力とし倍精度ビット
数の積を出力する。固定小数点乗算器と、前記固定小数
点乗算器出力と後述する倍精度ビット数の数値を蓄える
レジスタのいずれが一方を選択する選択回路と、前記選
択回路の出力に複数ビットシフトを行なえる倍精度ビッ
ト数のバレルシフタと、前記バレルシフタの出力と後述
する倍精度ビットの数値を蓄えるレジスタの内容に対し
算術論理演算を行なう倍精度ビット数のＡＬＵと、前記
ＡＬＵもしくは前記バレルシフタにおいて出力がオーバ
ーフローを発生しているか否かを検出するオーバーフロ
ー検出回路と、前記オーバーフロー検出回路により制御
され、オーバーフロー検出時には前記ＡＬＵ出力をオー
バーフロー方向の最大値に置換えするオーバーフロー訂
正器と、前記オーバーフロー訂正器出力を蓄える倍精度
ビット数のレジスタと、前記レジスタの少くとも上位単
精度ビット数のデータを出力する端子とから少くとも構
成される。

（本発明の原理） 本発明の原理は固定小数点乗算器出力が倍精度ビット長
であること、よって、倍精度ビット長乗算結果を小数点
位置とともに下位方向にビットシフトしても、シフトし
た結果をシフト前のビット数で表現しても、ビットシフ
トにより切り捨てられるデータによって倍精度ビット長
で表現されたデータに対しては精度不足を起こさないこ
と、小数点位置を下位ビット方向に移動させたため、累
算時のダイナミックルンジは−１より＋１という従来の
範囲より大幅に拡大されること、累算結果は平均的に−
ｌから＋１の従来の範囲にあるから小数点とともに上位
方向にビットシフトすることにより、正確な値を得る様
にした点にある。以下、これを詳しく説明する。

いま、式（１）を計算するにあたり、ａ、およびＸ、が
各々Ｎビットで以下の様に２の補数表現されていたとす
る。

つまり、ａ、は−２により２ｋまでの範囲の値を取り得
るが、ろはこれまでにも述べて来た様に−１より＋１ま
での範囲であったとする。この時代（１）の積の項ｚ、
はと表現できる。つまり、−沙より２ｋまでの範囲の値
ａ１に−１より＋１までの範囲の値）を乗すると−２に
より２ｋまでの範囲の値となり、がっ、Ｎビット数同志
の積であるから、積は２Ｎ−１ビツトとなる。式（１）
ではこの項をＭ項累算する必要があり、ダイナミックレ
ンジは最大１ｏｇ２Ｍビット拡大する可能性があるから
、ｌｏｇ２Ｍより大きい最小の整数をＬとおいて、小数
点位置を含めて式（５）で与えられる数値をＬビット下
位方向にづらせる。つまり、この様にＬビットｚ１を下
位方向にづらせた２Ｎ−１ビツトのデータｚ、＊は上位
Ｌビットは極性符号ビット（ｚｏ’）と一致しとなり下
位Ｌピッ１〜分の誤差を生づる。

式（１）の計算はこのｚ１＊をＭ項加算すれば良く、と
なる。ここでｙは平均的に−１より＋１の範囲の数値と
なっているはずであるから、多くの場合元梠２゛°゛包
＋Ｌ（８） となっており、」二値に、＋Ｌ−１ビットを省略しても
２の補数表現としては同じ値を与える。よって（７）で
示される２Ｎ−１ビットデ゛−夕を上位方向にｋ　＋　
Ｌ−１ビットシフトｔ７、シフトあふれした後のデータ
から−に１位Ｎビットを取り出せばＸ、と同様−１より
＋１までのダイナミックレンジを有するｙ、が得られる
ことになる。もし、（８）式が成立していない時は求め
られたｙは−１より＋１までの範囲になく、よって正規
のｙは求められないから、この場合」 はオーバーフローとして正もしくは負の最大値にｙ。の
値をするとよい。オーバーフローが検出されている場合
２Ｎ−１ビツト表現された式（７）はオーバーフローに
ｙ、の値を設定する場合はｙ。Ｊを見れば長く、ｙ、Ｊ
　＝　Ｑの時は正のオーバーフロー、ｙｏｊ　＝　１の
時は負のオーバーフローとすれば良い。

この様な計算を行なうと出力信号ｙに誤差が加わ」 る可能性は式（５）より式（６）へ移す時の２Ｎ−１ビ
ツト表現された信号の下位Ｌビット分がＭ回加算されて
発生する誤差もしくはオーバーフローによる誤差のみで
ある。上記下位Ｌビット分がＭ回（Ｌビット相当）加算
されて発生する誤差は式（５）と同じ表現で評価すると
２Ｌビット分であり、ｙ、を出力するにあたりｋ　＋　
Ｌ−１ビツト上位方向にシフトすることを考慮しても高
々に＋３Ｌ−１ビツト分である。また、ｙの出力として
Ｎビットに丸めるため丸めによる切り捨てビットＮ−１
がこのに＋３Ｌ−１より犬の時、つまり、Ｎ−４＞ｋ＋
３Ｌ−１（９） であれば、上記の計算途中結果のためにダイナミック・
レンジを拡大するために発生する丸め誤差は事実上表わ
れて来ないことになる。

以上の説明では式（１）を計算するときにＭ項加算では
最大Ｌビット分のダイナミック・レンジの拡大があり、
この最大ダイナミック・レンジの発生時にも充分対処す
る様にしたが、もともと出力信号ｙの取りうる値の範囲
は−１より＋１に定まっているため、累算時にはＬビッ
トより小さいＬ′　ビット分だけダイナミックルンジを
拡大しておき、累算時にもオーバーフローは発生ずる可
能性はあるものの、従来方式よりはオーバーフローの発
生を小さくすることも可能である。この様にすることに
より、累算前の式（６）の値の精度を向上でき、累算時
のオーバーフローの発生がない時はｙ、を精度よく計算
できる。このため、累算器へ入力する前のシフト量を可
変にし、個々の応用毎に変えられることが望ましい。

（実施例） 次に本発明の１実施例を図面を参照しながら説明する。

第１図は乗数入力端子１゜、被乗数入力端子２、レジス
タ３，４，１１、乗算器５、選択回路６、バレルシフタ
７、算術論理ユニッ）　（ＡＬＵ）８、オーバーフロー
検小器９、オーバーフロー訂正器１０、シフト量制御端
子１２、選択信号入力端子１３、出力端子１４より構成
される。ここでレジスタ３，４．１１は１９８５年テキ
サスインスツルメンツ社発行の１ザバイポーラデイジタ
ルインテダレイテイドサーキツツデータブツク（Ｔｈｅ
　Ｂｉｐｏｌａｒ　Ｄｉｇｉｔａｌ　Ｉｎｔｅｇｒａｔ
ｅｄ　　Ｃ１ｒｃｕｉｔｓ　ＤａｔａＢｏｏｋ）　Ｊの
７−２３４頁から７−２３９頁に、またＡＬＵ８は同文
献の７−２５２頁から７−２６２頁に記載されたＩＣが
利用でき選択回路６は同文献の７−１．６２頁より７−
１６６頁に記載のＩＣが利用できる。乗算器５は１９８
４年ＴＲＷ社発行のデバイス・カタログＴＭＣ２１１０
に記載されたものが利用できる。バレルシフタ７は１９
７７年ＡＭＤ社発行の［ショットキーアンドローパワー
ショットキーデータブックインクルーディングディジタ
ルシグナルプロセッシングハンドブック（Ｓｃｈｏｔｔ
ｋｙ　ａｎｄＬｏｗ−ｐｏｗｅｒ’　５ｃｈｏｔｔｋｙ
　Ｄａｔａ　Ｂｏｏｋ　ｌｕｃｌｕｄｉｎｇ　Ｄｉｇｊ
ｔａｌＳｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｈａｎｄ
ｂｏｏｋ）　Ｊの４−３７頁から４−４６頁記載のＩＣ
が利用できる。オーバーフロー検出器９およびオーバー
フロー訂正器１０の細評については後述する。

いま式（１）の計算のためにレジスタ１１は０にクリヤ
されていてるものとし、ａｏが端子１がらろが端子２が
ら入力されているとし、ａＯ＋ＸＪの各々は式（４）で
与えられる通りであるとする。端子１及び端子２に各々
加えられたａ、およびジはレジスタ３及びレジスタ４へ
格納される。乗算器５はレジスタ３及びレジスタ４の内
容の積を２Ｎ−１ビツトとして式（５）の様に与える。

選択回路６は端子１３より通常は乗算器５の出力をバレ
ルシフタ７に伝える。バレルシフタ７ではｌｏｇ２Ｍを
包含する整数りだけ下位方向にシフトすべく端子１２よ
り＋Ｌｌ”が入力されている。このため、乗算器５の出
力で２Ｎ−１ビツトのデータは選択回路６を介しさらに
バレルシフタ７によりＬビット下位方向にシフトされや
はり２Ｎ−１ビツトで表現される式（６）で与えられる
ｚｆが得られる。この場合下位方向シフトのためバレル
シフタでのオーバーフローは発生しない。２Ｎ−１ビツ
ト長のＡＬＵ８ではバレルシフタ７の出力２□本とレジ
スタ１２の内容、この場合はゼロと加算され、ｚ、＊が
出力される。当然オーバーフローは発生しない。ＡＬＵ
８でもシフタ７でもオーバーフ・＞− ローは発生しないため、オーバーフロー検出器９はオー
バーフロー否発生をオーバーフロー訂正器１０に伝え、
このため、ＡＬＵ８の出力ｚｉ＊はそのままオーバーフ
ロー訂正器１１の出力となる。コノ２Ｎ−１ビツトの出
力ちはレジスタ１１に蓄えることにより式（１）の第１
項計算ａ。Ｘｊが終了する。

次に端子１及び２にはａｌＸｊ−１が加えられレジスタ
３及び４にＦ３．１．Ｘ４−□が蓄えられる。乗算器５
はａｌｘｊ−１を式（５）の形式で与え、この結果は選
択回路６を介し、さらに、バレルシフタ７により下位方
向にＬビットシフトする。ＡＬＵ８ではレジスタ１１に
蓄えられたａｏｘｊとバレルシフタ７の出力であるａｌ
ｘｉ−、が加算される。この加算においても、バレルシ
フタ６で２Ｎ−１ビツトの乗算器出力をＬビット下方シ
フトしたためオーバーフローは発生しない。ＡＬＵ８も
バレルシフタ７もオーバーフローを起こさないため、オ
ーバーフロー検出器９はオーバーフロー否発生を　′オ
ーバーフロー訂正器１０に伝えるため今回もオーバーフ
ロー訂正器１０はＡＬＵ８の出力をレジスタ１１へ伝え
るだけであり、このため、レジスタ１１は一＼ ａｏＸｊ＋ａ１ｘｊ−□の計算値を保持する。以下Ｍ−
１回目までは２回目と同じ動作のくり返しである。

次に式（１）を計算するためのＭ回目の動作を説明する
。端子１及び２にはそれぞれａＭ　ｈ　ＸＪ−ヤが入力
され、レジスタ３およびレジスタ４にそれぞれ格納され
る。レジスタ３およびレジスタ４の出力は乗算器５へ入
力され、ａＭＸ３−Ｍが式（５）の形式で出力される。

このａＭｘｊ−やは選択回路６を通りバレルシフタフに
よりＬビット下方シフトされた後、ＡＬＵ８でレジスタ
１１内の と加算される。この場合もバレルシフタ７により乗算結
果ａＭＸｊ−８をＬビット下方ビットシフトしているた
め、ＡＬＵ８でのオーバーフローは発生しない。この場
合にもバレルシフタ７もＡＬＵ８もオーバーフローを発
生しないため、オーバーフロー検出器はオーバーフロー
否発生をオーバーフロー訂正器１０に伝えるため、今回
もオーバーフロー訂正器１０はＡＬＵの出力をレジスタ
１１に伝える。この結果レジスター１にはＭＳＢ（最上
位ビット）から計算してに＋Ｌビット目とに＋Ｌ＋１ビ
ット目の間に小数点位置がある式（６）の形式で Σα； １、。′Ｊ−” が格納される。

このレジスター１に格納されたｙ、の値を、ダイナミッ
クレンジで−１より＋１までの範囲の数とするため、次
のステップとしては選択回路端子１３より選択回路６は
レジスター１の内容を出力する様に制御し、また、バレ
ルシフタ７のシフト量入力端子１２には（ｋ　＋　Ｌ）
を入力する。

まずレジスター１に格納された式（６）の形式の数値は
選択回路６を介してバレルシフタ７へ伝えられる。バレ
ルシフタ７ではに＋Ｌビット上位方向シフトが起こされ
るため、選択回路６の出力ｙ、の上位ピットが式（８）
を満たすか否かによりオーバーフローを起すか起こさな
いかが決まる。バレルシフタ７の出力はオーバーフロー
が起きても起こらなくてもＡＬＵ８に入力される。ＡＬ
Ｕ８では、この場合ＡＬＵ８のバレルシフタ７からの入
力をそのまま出力へ伝えるだけである。以下、バレルシ
フタ７においてオーバーフローを起こさない場合から説
明する。

オーバーフローをバレルシフタ７で起こさない条件は式
（８）が満足されていることである。式（８）が満足し
ているとオーバーフロー検出器９はノずレルシフタ７も
ＡＬＵ８もオーバーフローを起してｌ／）なし）ため、
オーバーフロー否発生をオーバーフロー訂正器１０に伝
え、オーバーフロー訂正器１０はＡＬＵ８の出力である
（ｋ　＋　Ｌ）ビット上位方向にシフトされたｙｊをレ
ジスター１に伝える。レジスター１の上位Ｎビ・ソトが
出力端子１４に伝えられ、−１から＋１までの範囲の値
を持った式（４）の　と同じ形式のＮビット出力ｙ、が
Ｊ 端子１４に得られる。

一方、バレルシフタがオーバーフローとなった時を考え
る。このとき、式（８）は満足しておらず、バレルシフ
タ出力は正しいｙ、を与えていなり）。この場合、オー
バーフロー検出器９はオーバーフロー発生及びオーバー
フローの発生方向（正または負）を５と・ ）（夕 一ズ１９） オーバーフロー訂正器１０に伝え、オーバーフロー訂正
器１０はＡＬＵ８の出力の代りに正または負の最大値で
ある式（４）の町と同じ形式の＋１または−１に最も近
い値をレジスタ１１へ伝える。このため、レジスタ１１
の上位Ｎビットを出力とする出力端子１４にはオーバー
フローの方向に従って式（４）のへと同じ形式のＮビッ
ト表現された＋１または−１に最も近い値が得られる。

以上の説明は式（１）のＭの値が小さい時の場合で、こ
の場合は容易に式（９）が成立する。このため、出力ｙ
、はバレルシフタ７による最終シフトでオーバーフロー
しない限り、正しい値を与えており、演算精度もＮビッ
ト分存在する。

一方、式（１）のＭの値が大きい時代（９）が成立しな
くなる。この場合、端子６に加える下方シフト量をＬで
はなく、Ｌより小さく式（９）が成立するＬ′　を与え
ると式（１）の演算中にオーバーフローを発生する危険
性がＯではなくなるものの演算精度を高く保てる。ただ
し、この場合、自明のことであるから端子１２に与える
シフト量も第１回目より第Ｍ回目まではＯと先例と同じ
で良いが、最終回目にはに＋Ｌ’　　と（２ｑ） する必要がある。以下この様な場合の第Ｐ回目にＡＬＵ
８がオーバーフローした場合について説明する。第Ｐ−
１回目までは先の例と同じであり、レジスタ１２には が格納されているものとする。

第Ｐ回目には端子１，２を介してレジスタ３，４には各
々ａｐ、Ｘ１−ｐが格納される。乗算器５はレジスタ３
，４よりａｐ、Ｘｊ−ｐを入力され出力ａｐｔｘｊ−ｐ
を出力する。選択回路６を経て、更に、バレルシフタ７
によりＬ′　ビット下方ビットシフトされたａｐ、Ｍ−
ｐとレジスタ１１に蓄えられた Σａｘ。

ｔｗｏ″Ｊ−１ はＡＬＵ８により加算されるが、オーバーフローを発生
する。いまオーバーフローが正の方向で起こったとすれ
ばＡＬＵ出力は負の値となる。オーバーフロー検出器９
はＡＬＵがオーバーフローしていることを検出し、オー
バーフロー発生及び正側オーバーフローであることをオ
ーバーフロー訂正器１０に知らせる。このためオーバー
フロー訂正器１０はＡＬＵ８からの負の出力データを無
視し、正の最大値をレジスタ１１に伝える。よって、レ
ジスタ１１には正の最大値が Σ・Ｘ ＝ｏ１７−＋ として蓄えられＡＬＵ８のオーバーフローの影響を軽減
している。

第２図はオーバーフロー検出回路１０の一実施例であり
、バレルシフタの出力が５ビツトの場合を考えており、
端子１００，１０１，１０２，１０３，１０４はバレル
シフタの入力２゜＊、ｚ１＊、ｚ２＊、ｚ３＊、ｚ４＊
の入力端子、排他的論理ノアゲート１１０，１１１，１
１２，１１３、論理オアグー）　１２０，１２１゜１２
２．１２３、アンドゲート１３０，２００、読出専用メ
モリ１５０、シフトビット数入力端子１２、オーバーフ
ロー検出端子１６０、オーバーフロー方向端子１７０反
転ＡＬＵオーバーフロー入力端子１９０、ＡＬＵ反転最
上位ビット端子１８０、選択回路２１０より構成される
。ここで読出専用メモリ１５０はアドレスに端子１２が
接続され表１で示されるデータを格納している。つまり
表１は端子１２より 表１ 加えられるシフト量（ｋ　＋　Ｌ）に従って最上位ビッ
ト方向から論理Ｏの連が続くものである。ＡＬＵ回路に
は前述した文献にも記載されている様にオーバーフロー
発生を知らせる端子がすでに存在し、最上位ビットを別
途出力する端子があるためこれを各々端子１９０および
１８０に加える。選択回路２１０は前述したテキサスイ
ンスツルメンツ社の文献の７−１４６頁より７−１５１
頁記載のＩＣが利用できる。

ＡＬＵのオーバーフローに関しては前述した様にＡＬＵ
　内部にオーバーフロー検出機構があるので以下主にシ
フタのオーバーフロー検出について述べ、最後にＡＬＵ
とバレルシフタ双方のオーバーフローに関して述べる。

いま、２ビツトシフト指定が端子１２より入力され、レ
ジスタ１１の出力であるバレルシフタ７の出力が１．１
，１，０．１として端子１００，１０１，１０２，１０
３，１０４の各々に加わったとすると、ゲート１１０，
１１１，１１２，１１３には各々１，１，０．０が出力
される。この時のＲＯＭの出力は表１より０．０，１．
１　テあり、ＲＯＭ出力と’７’−）　１１０，１１１
゜１１２．１１３の出力がゲート１２０，１２１，１２
２，１２３でオアを取”＼ ；＋”Ｊ られる。比較すべき上位２ビツト以下はＲＯＭ出力が１
で゛あるためグー）　１２０，１２１，１２２，１２３
の出力は全て１となる。このため、ゲート１３０は１を
出力しオーバーフローがなかったこと、換言すれば端子
１００゜１０１．１０２に加えられた２゜＊、ｚ１＊、
ｚ２＊が同一内容であることを示している。

一方、同じ２ビツトシフト指定が端子１２より入力され
、バレルシフタ入力信号２゜＊、ｚ０＊、ｚ２＊ｚ３＊
、ｚ４＊が１，１゜０．０．１として端子１００，１０
１，１０２，１０３，１０４の各々に加わったとすると
、グー）　１１０，１１１，１１２，１１３の各々には
１，０，１．０が出力される。この結果ゲート１２０，
１２１゜１２２．１２３には１，０，１．１が得られ、
ゲート１２１が０を出力するためゲート１３０は０を出
力しオーバーフローが発生することを示す。この時のオ
ーバーフローの方向は端子１００から加えられたバレル
シフタの入力の最上位ビットが１であるから２ビツトシ
フトにより負方向のオーバーフローが発生することが検
出できる。正方向のオーバーフローの検出も同様である
。

以上の説明より、ゲート１３０が０の時はバレルシフタ
が発生しており、また、端子１９０がＯの時はＡＬＵの
オーバーフローが発生していることがわかる。よってゲ
ート２００により、どちらか一方でも０となると端子１
６０に０を出力し、オーバーフローが発生していること
知らせる。ＡＬＵとバレルシフタは同時にオーバーフロ
ーとならない事を仮定しているためゲート１３０がゼロ
の時はバレルシフタのオーバーフローであるから端子１
００に加えられた極性符号ビットを、ゲート１３０が１
の時は少くともバレルシフタのオーバーフローではない
から反転したＡＬＵの最上位ビット出力を選択回路２１
０で選択して端子１７０に出力する。ＡＬＵオーバーフ
ローの時ＡＬＵの最上位ビットを出力するのは、オーバ
ーフローにより極性（最上位ビット）が反転するためで
ある。

第３図はオーバーフロー訂正回路の一構成図で、選択回
路３００、正の最大値入力端子３０１、負の最大値入力
端子３０２、ＡＬＵ出力入力端子３０３、訂正出力端子
３０４、オーバーフロー発生入力端子１６０、オーバー
フロー方向端子１７０から構成されてν）る。第２図の
説明より、オーバーフロー検出信号出力端子１６０はゼ
ロの時オーバーフローを、オーツく−フロ一方向信号出
力端子１７０は１の時負方向０の時正方向のオーバーフ
ローを示すから、４人力１出力選択回路を用いて、表２
に示す様に接続すればより）。

表２ この様に接続するとオーバーフローが発生し、かつ正方
向オーバーフローの時は端子３０１に加えられた正の最
大値０１１・・・１が、′また、オーバーフローが発生
し、かつ、負方向オーバーフローの時は端子３０１に加
えられた負の最大値１００・・・０が、さらに、オーバ
ーフローが発生していない場合は端子３０３に加えられ
た入力信号がそのまま選択回路３００の出力として与え
られる。

（本発明の効果） 以上の様に本発明に従えば、ＦＩＲディジタルフィルタ
等の演算を精度良く実行するシグナルプロセッサなどに
適した小型の固定小数点演算回路を実現できる。

また、本発明に従えば入出力のダイナミックレンジが同
じ数値演算であっても途中結果のダイナミックレンジが
大きくなるものには、演算精度とオーバーフロー発生の
トレードオフを任意に選択できる回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、 第２図は第１図の一部を示す図、 第３図は第１図の他の一部を示す図である。 図において、 １・・・入力端子　　　　２・・・他の入力端子３・・
・レジスタ　　　　４・・・他のレジスタ５・・・乗算
器　　　　　６・・・選択回路７・・・バレルシフタ　
　８・・・算術論理ユニット９・・・オーバーフロー検
出器 １０・・・オーバーフロー訂正器 １１・・・レジスタ １２・・・シフト量入力端子 １３・・・選択制御信号入力端子 １４・・・出力端子 である。 １鉋 亭　　　１　　　図 レジ′スタ　　３　　　　　レジ°スタ　　　４乗　罵
　器　　５ ｊ尺回瀉シ　　　６ １＼°°レルシフタ ΔＩ−ｔノ　　　　　　　　８ Ｚｏ　　ＺＩ　　　Ｚ２　　　Ｚ３　　Ｚ４吊　　　３
　　　面 手続補正書（自発） ６１．９．１９ 昭和　　年　　月　　日

Claims (1)

【特許請求の範囲】
1. ２組の単精度ビット数のデータを入力とし倍精度ビット
   数の積を出力する固定小数点乗算器と、前記固定小数点
   乗算器出力と後述する倍精度ビット数値を蓄えるレジス
   タのいずれか一方を選択する選択回路と、前記選択回路
   の出力に複数ビットシフトを与える倍精度ビット数のバ
   レルシフタと、前記バレルシフタの出力と後述する倍精
   度ビットの数値を蓄えるレジスタの内容に対し算術論理
   演算を行なう倍精度ビット数のＡＬＵと、前記ＡＬＵも
   しくは前記バレルシフタにおいて出力がオーバーフロー
   を発生しているか否かを検出するオーバーフロー検出回
   路と、前記オーバーフロー検出回路により制御され、オ
   ーバーフロー検出時には前記ＡＬＵ出力をオーバーフロ
   ー方向の最大値に置換するオーバーフロー訂正器と、前
   記オーバーフロー訂正器出力を蓄える倍精度ビット数の
   レジスタと、前記レジスタの少くとも上位単精度ビット
   数のデータを出力する端子とから少くとも構成されるこ
   とを特徴とした演算回路。