JPH0376781B2 - - Google Patents
Info
- Publication number
- JPH0376781B2 JPH0376781B2 JP60029155A JP2915585A JPH0376781B2 JP H0376781 B2 JPH0376781 B2 JP H0376781B2 JP 60029155 A JP60029155 A JP 60029155A JP 2915585 A JP2915585 A JP 2915585A JP H0376781 B2 JPH0376781 B2 JP H0376781B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- film
- leads
- protective resin
- curing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 32
- 229920005989 resin Polymers 0.000 claims description 22
- 239000011347 resin Substances 0.000 claims description 22
- 230000001681 protective effect Effects 0.000 claims description 21
- 229920001187 thermosetting polymer Polymers 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 229920001721 polyimide Polymers 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002492 poly(sulfone) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- -1 polyethylene Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
（産業上の利用分野）
本発明は、フイルムキヤリヤ方式による半導体
素子の実装方法に関し、特に半導体素子の保護樹
脂形成方法に関するものである。 （従来の技術） 一般に、半導体素子の実装方式の中で、高速で
量産性に富み、且つ高い信頼性を有する方式とし
て、複数本のリードを一度にボンデイングするこ
とができるフイルムキヤリヤによる実装方式が広
く知られている。 このフイルムキヤリヤ実装方式は、第４図に示
すように、デバイス孔が形成された可とう性絶縁
フイルム１に、デバイス孔まで延在するように形
成された複数本のリード２が接着剤３により接着
されたフイルムキヤリヤを使用し、半導体素子４
のアルミニウムパツド５上に形成された金バンプ
６とフイルムキヤリヤのリード２の先端とが熱圧
着あるいは超音波ボンデイングにより接合され、
次いで第５図に示すように、半導体素子４の表面
とフイルムキヤリヤのリード２に熱硬化形保護樹
脂７を塗布し、硬化、あるいは乾燥により溶媒の
みを揮発させてから硬化させるものであつた。 （発明が解決しようとする問題点） しかしながら、従来の方法では、熱硬化形の保
護樹脂７を硬化させる時、第６図に示すように、
可とう性絶縁フイルム１の熱変形が発生し、それ
にともないフイルムキヤリヤのリード２が半導体
素子４のエツジ部と短絡して良品の半導体素子で
も不良品となり、歩留りが著しく低下するという
問題点があつた。 本発明は、上記従来例の欠点に鑑みてなされた
もので、可とう性絶縁フイルムの熱変形が硬化時
に発生してもフイルムキヤリヤのリードと、半導
体素子のエツジ部とが短絡することなく、高歩留
りを図ることができ、さらに容易に製造すること
ができる半導体素子の実装方法を提供するもので
ある。 （問題点を解決するための手段） 上記目的を達成するために、本発明は、可とう
性絶縁フイルム上の開孔部まで延設された複数本
のリードと、半導体素子の電極とを接合し、熱硬
化形保護樹脂を少なくとも前記半導体素子表面
と、前記絶縁フイルム上の開孔部まで延設された
複数本のリード全面に塗布したのち、鉛筆硬度
2H以上を有する一次硬化を行ない、次いで二次
硬化を行なうようにしたものである。 （作 用） 一次硬化を行なうことにより、フイルムキヤリ
ヤの熱変形がない状態でリードを保持・固定する
ことができる。 （実施例） 以下、図面により本発明の実施例を詳細に説明
する。第１図及び第２図は、本発明の一実施例を
示したもので、第４，５，６図と同一符号のもの
は同一のものを示している。 第１図及び第２図において、可とう性絶縁フイ
ルム１の開孔部まで延設された複数本のリード２
と、半導体素子の電極である金バンプ６とが接続
され、半導体素子４の表面と、リード２の全面に
熱硬化形の保護樹脂７が塗布・形成される。この
可とう性絶縁フイルム１は厚さが75〜250μmのポ
リイミドフイルムであり、保護樹脂の一次硬化温
度は80〜130℃とする。また、熱硬化形保護樹脂
は、二次硬化後、鉛筆硬度で3H以上を有するも
のである。 本実施例では、可とう性絶縁フイルムとしてポ
リイミド材を使用する。ポリエステル、ポリエチ
レン、ポリスルホンフイルム等は耐熱性に乏し
く、熱変形を生じやすいので本発明の目的を達成
できない。また、ポリイミドフイルムでも厚さ75
〜250μmを必要とし、75μmより薄ければフイル
ムの機械的強度が著しく低下し、フイルムキヤリ
ヤのリード間ピツチが狂つて、半導体素子の電極
との位置合わせが非常に困難となり、接続不良が
発生する。また250μmより厚ければ、可とう性が
失われフイルムキヤリヤが製造できない。 さらにまた、ポリイミド材のフイルムキヤリヤ
でも、130℃以上の温度で熱処理すれば、１〜２
分の間に熱変形し、フイルムの曲がりが生ずる。
そのために、熱硬化形の保護樹脂の一次硬化温度
は80〜130℃で処理する必要がある。130℃より高
温で保護樹脂を処理すると、フイルムの熱変形に
ともなつてフイルムキヤリヤのリードも変形し、
フイルムキヤリヤのリードと半導体素子のエツジ
とが短絡し、半導体素子が誤動作する。また80℃
より低温で処理すれば、硬化時間が非常に長くな
る。 また、一次硬化後において、保護樹脂の皮膜硬
度が鉛筆硬度で2H以上を有する必要があり、そ
れ以下であれば、フイルムキヤリヤのリード補強
が十分とれなく、二次硬化時にフイルムの変形に
ともなつてフイルムキヤリヤのリードと半導体素
子のエツジとが短絡する。また、熱硬化形保護樹
脂は、二次硬化後、皮膜強度が鉛筆硬度で3H以
上を示さねばならない。それ以下であれば、外部
の力によりフイルムキヤリヤのリードと半導体素
子のエツジとが短絡したり、フイルムキヤリヤの
リード切れが生ずる。 次に本実施例をを具体的に説明する。 まず、長尺の可とう性絶縁フイルム１として、
幅35mm、厚さ125μmのポリイミドフイルムを使用
して、第３図に示すフイルムキヤリヤを作つた。
次に、半導体素子４のアルミニウムパツド５上に
金バンプ６を形成した。そして、フイルムキヤリ
ヤのリード２の先端部と半導体素子の金バンプ６
を顕微鏡により位置合わせした後、熱圧着するこ
とにより、フイルムキヤリヤのリードと半導体素
子の電極とを接続した。 次に、シリコン変性エポキシ樹脂（北陸塗料株
式会社製 商品名 セラコート）を保護樹脂７と
して使用し、半導体素子４の表面と、フイルムキ
ヤリヤのリード２の全面に塗布した。 その後、表のような一次硬化条件及び二次硬化
条件にて保護樹脂を硬化した。 以上のように、一次硬化によりフイルムキヤリ
ヤの熱変形がない状態でフイルムキヤリヤのリー
ドを保護樹脂にて固め、次いで二次硬化により保
護樹脂を完全硬化させることにより、フイルムキ
ヤリヤのリードと半導体素子エツジとの短絡がな
い、確実な半導体素子の実装を得ることができ
た。
素子の実装方法に関し、特に半導体素子の保護樹
脂形成方法に関するものである。 （従来の技術） 一般に、半導体素子の実装方式の中で、高速で
量産性に富み、且つ高い信頼性を有する方式とし
て、複数本のリードを一度にボンデイングするこ
とができるフイルムキヤリヤによる実装方式が広
く知られている。 このフイルムキヤリヤ実装方式は、第４図に示
すように、デバイス孔が形成された可とう性絶縁
フイルム１に、デバイス孔まで延在するように形
成された複数本のリード２が接着剤３により接着
されたフイルムキヤリヤを使用し、半導体素子４
のアルミニウムパツド５上に形成された金バンプ
６とフイルムキヤリヤのリード２の先端とが熱圧
着あるいは超音波ボンデイングにより接合され、
次いで第５図に示すように、半導体素子４の表面
とフイルムキヤリヤのリード２に熱硬化形保護樹
脂７を塗布し、硬化、あるいは乾燥により溶媒の
みを揮発させてから硬化させるものであつた。 （発明が解決しようとする問題点） しかしながら、従来の方法では、熱硬化形の保
護樹脂７を硬化させる時、第６図に示すように、
可とう性絶縁フイルム１の熱変形が発生し、それ
にともないフイルムキヤリヤのリード２が半導体
素子４のエツジ部と短絡して良品の半導体素子で
も不良品となり、歩留りが著しく低下するという
問題点があつた。 本発明は、上記従来例の欠点に鑑みてなされた
もので、可とう性絶縁フイルムの熱変形が硬化時
に発生してもフイルムキヤリヤのリードと、半導
体素子のエツジ部とが短絡することなく、高歩留
りを図ることができ、さらに容易に製造すること
ができる半導体素子の実装方法を提供するもので
ある。 （問題点を解決するための手段） 上記目的を達成するために、本発明は、可とう
性絶縁フイルム上の開孔部まで延設された複数本
のリードと、半導体素子の電極とを接合し、熱硬
化形保護樹脂を少なくとも前記半導体素子表面
と、前記絶縁フイルム上の開孔部まで延設された
複数本のリード全面に塗布したのち、鉛筆硬度
2H以上を有する一次硬化を行ない、次いで二次
硬化を行なうようにしたものである。 （作 用） 一次硬化を行なうことにより、フイルムキヤリ
ヤの熱変形がない状態でリードを保持・固定する
ことができる。 （実施例） 以下、図面により本発明の実施例を詳細に説明
する。第１図及び第２図は、本発明の一実施例を
示したもので、第４，５，６図と同一符号のもの
は同一のものを示している。 第１図及び第２図において、可とう性絶縁フイ
ルム１の開孔部まで延設された複数本のリード２
と、半導体素子の電極である金バンプ６とが接続
され、半導体素子４の表面と、リード２の全面に
熱硬化形の保護樹脂７が塗布・形成される。この
可とう性絶縁フイルム１は厚さが75〜250μmのポ
リイミドフイルムであり、保護樹脂の一次硬化温
度は80〜130℃とする。また、熱硬化形保護樹脂
は、二次硬化後、鉛筆硬度で3H以上を有するも
のである。 本実施例では、可とう性絶縁フイルムとしてポ
リイミド材を使用する。ポリエステル、ポリエチ
レン、ポリスルホンフイルム等は耐熱性に乏し
く、熱変形を生じやすいので本発明の目的を達成
できない。また、ポリイミドフイルムでも厚さ75
〜250μmを必要とし、75μmより薄ければフイル
ムの機械的強度が著しく低下し、フイルムキヤリ
ヤのリード間ピツチが狂つて、半導体素子の電極
との位置合わせが非常に困難となり、接続不良が
発生する。また250μmより厚ければ、可とう性が
失われフイルムキヤリヤが製造できない。 さらにまた、ポリイミド材のフイルムキヤリヤ
でも、130℃以上の温度で熱処理すれば、１〜２
分の間に熱変形し、フイルムの曲がりが生ずる。
そのために、熱硬化形の保護樹脂の一次硬化温度
は80〜130℃で処理する必要がある。130℃より高
温で保護樹脂を処理すると、フイルムの熱変形に
ともなつてフイルムキヤリヤのリードも変形し、
フイルムキヤリヤのリードと半導体素子のエツジ
とが短絡し、半導体素子が誤動作する。また80℃
より低温で処理すれば、硬化時間が非常に長くな
る。 また、一次硬化後において、保護樹脂の皮膜硬
度が鉛筆硬度で2H以上を有する必要があり、そ
れ以下であれば、フイルムキヤリヤのリード補強
が十分とれなく、二次硬化時にフイルムの変形に
ともなつてフイルムキヤリヤのリードと半導体素
子のエツジとが短絡する。また、熱硬化形保護樹
脂は、二次硬化後、皮膜強度が鉛筆硬度で3H以
上を示さねばならない。それ以下であれば、外部
の力によりフイルムキヤリヤのリードと半導体素
子のエツジとが短絡したり、フイルムキヤリヤの
リード切れが生ずる。 次に本実施例をを具体的に説明する。 まず、長尺の可とう性絶縁フイルム１として、
幅35mm、厚さ125μmのポリイミドフイルムを使用
して、第３図に示すフイルムキヤリヤを作つた。
次に、半導体素子４のアルミニウムパツド５上に
金バンプ６を形成した。そして、フイルムキヤリ
ヤのリード２の先端部と半導体素子の金バンプ６
を顕微鏡により位置合わせした後、熱圧着するこ
とにより、フイルムキヤリヤのリードと半導体素
子の電極とを接続した。 次に、シリコン変性エポキシ樹脂（北陸塗料株
式会社製 商品名 セラコート）を保護樹脂７と
して使用し、半導体素子４の表面と、フイルムキ
ヤリヤのリード２の全面に塗布した。 その後、表のような一次硬化条件及び二次硬化
条件にて保護樹脂を硬化した。 以上のように、一次硬化によりフイルムキヤリ
ヤの熱変形がない状態でフイルムキヤリヤのリー
ドを保護樹脂にて固め、次いで二次硬化により保
護樹脂を完全硬化させることにより、フイルムキ
ヤリヤのリードと半導体素子エツジとの短絡がな
い、確実な半導体素子の実装を得ることができ
た。
【表】
【表】
（発明の効果）
以上説明したように、本発明によれば、可とう
性絶縁フイルムの熱変形が保護樹脂の本硬化時に
発生しても、フイルムキヤリヤのリードと半導体
素子のエツジ部とは短絡することなく、高歩留り
を図ることができ、さらに容易に製造することが
できる等の効果を有するものである。
性絶縁フイルムの熱変形が保護樹脂の本硬化時に
発生しても、フイルムキヤリヤのリードと半導体
素子のエツジ部とは短絡することなく、高歩留り
を図ることができ、さらに容易に製造することが
できる等の効果を有するものである。
第１図は、本発明の半導体素子表面とリードと
に保護樹脂が塗布された断面図、第２図は、第１
図の熱処理後の断面図、第３図は、本発明の実施
例のフイルムキヤリヤの平面図、第４図は、フイ
ルムキヤリヤと半導体素子の接続の断面図、第５
図は、従来の半導体素子表面とリードとに保護樹
脂が塗布された断面図、第６図は、第５図の熱処
理後の断面図である。 １…可とう性絶縁フイルム、２…リード、４…
半導体素子、５…アルミニウムパツド、６…金バ
ンプ、７…熱硬化形保護樹脂。
に保護樹脂が塗布された断面図、第２図は、第１
図の熱処理後の断面図、第３図は、本発明の実施
例のフイルムキヤリヤの平面図、第４図は、フイ
ルムキヤリヤと半導体素子の接続の断面図、第５
図は、従来の半導体素子表面とリードとに保護樹
脂が塗布された断面図、第６図は、第５図の熱処
理後の断面図である。 １…可とう性絶縁フイルム、２…リード、４…
半導体素子、５…アルミニウムパツド、６…金バ
ンプ、７…熱硬化形保護樹脂。
Claims (1)
- １ 75〜250μmの厚みのポリイミドフイルム上の
開孔部まで延設された複数本のリードと半導体素
子の電極とを接合した後、少なくとも前記半導体
素子表面及び半導体素子に接合された複数本のリ
ードの全面に熱硬化形保護樹脂を塗布し、80〜
130℃の温度により前記熱硬化形保護樹脂の硬化
後の硬度が鉛筆硬度2H以上を示す一次硬化を行
ない、次いで硬化後の硬度が鉛筆硬度3H以上を
示す二次硬化を行なうことを特徴とする半導体素
子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2915585A JPS61188939A (ja) | 1985-02-16 | 1985-02-16 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2915585A JPS61188939A (ja) | 1985-02-16 | 1985-02-16 | 半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188939A JPS61188939A (ja) | 1986-08-22 |
| JPH0376781B2 true JPH0376781B2 (ja) | 1991-12-06 |
Family
ID=12268372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2915585A Granted JPS61188939A (ja) | 1985-02-16 | 1985-02-16 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188939A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204547A (ja) * | 1982-05-25 | 1983-11-29 | Citizen Watch Co Ltd | Ｉｃの封止方法 |
-
1985
- 1985-02-16 JP JP2915585A patent/JPS61188939A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204547A (ja) * | 1982-05-25 | 1983-11-29 | Citizen Watch Co Ltd | Ｉｃの封止方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61188939A (ja) | 1986-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6727595B2 (en) | Semiconductor device, method of making the same, circuit board, and flexible substrate | |
| JP3238004B2 (ja) | 半導体装置の製造方法 | |
| JP2626621B2 (ja) | 半導体装置の製造方法 | |
| JP2806348B2 (ja) | 半導体素子の実装構造及びその製造方法 | |
| JPH04363031A (ja) | 半導体装置 | |
| JPH0376781B2 (ja) | ||
| JPH012331A (ja) | 半導体装置の製造方法 | |
| JPH0442922Y2 (ja) | ||
| JPH0345542B2 (ja) | ||
| JPS623978B2 (ja) | ||
| JP3457547B2 (ja) | 半導体装置およびその製造方法ならびにフィルムキャリア | |
| JP2793899B2 (ja) | 樹脂製接着剤の接着・硬化方法 | |
| JP2785441B2 (ja) | 半導体装置とその製造方法 | |
| JPH0543485Y2 (ja) | ||
| JPH0526747Y2 (ja) | ||
| JP2531636B2 (ja) | サ−マルヘツド | |
| JPH09252064A (ja) | Ｂｇａ型半導体装置 | |
| JP3059408B2 (ja) | 半導体チップ部品の実装方法及び半導体チップ部品の実装体 | |
| JPH02101753A (ja) | 半導体チップの取付構造 | |
| JP3036455B2 (ja) | 半導体装置の製造方法 | |
| JP2751726B2 (ja) | フィルムキャリア半導体装置の製造方法 | |
| JP2523641B2 (ja) | 半導体装置 | |
| JP3449097B2 (ja) | 半導体装置 | |
| JPH07263487A (ja) | 半導体装置の製造方法 | |
| JPS63117436A (ja) | フイルムキヤリア |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |