JPH0367327A - 加算回路 - Google Patents
加算回路Info
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- JPH0367327A JPH0367327A JP20279889A JP20279889A JPH0367327A JP H0367327 A JPH0367327 A JP H0367327A JP 20279889 A JP20279889 A JP 20279889A JP 20279889 A JP20279889 A JP 20279889A JP H0367327 A JPH0367327 A JP H0367327A
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- 230000000644 propagated effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 241000030538 Thecla Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はディジタル加算回路に関し、特にＣＰＡ（Ｃａ
ｒｒｙ Ｐｒｏｐａｇａｔｅ Ａｄｄｅｒ ：桁上げを
伝搬する加算器）に使用される加算回路に関する。
ｒｒｙ Ｐｒｏｐａｇａｔｅ Ａｄｄｅｒ ：桁上げを
伝搬する加算器）に使用される加算回路に関する。
ディジタル加算回路は、表１に示す論理を実現し得る３
入力２出力のフルアダー（全加算器）と呼ばれる論理回
路によって構成される。
入力２出力のフルアダー（全加算器）と呼ばれる論理回
路によって構成される。
表１
フルアダーの演算論理上、その３つの入力のうち特定の
入力が他と区別される理由はない。しかしフルアダーを
ＣＰＡに使用する場合、３入力のうち１つをキャリー専
用の入力として他と区別し、キャリー入力からキャリー
出力までの信号伝搬経路となる回路を最小とすることに
よって、キャリー伝搬時間を短縮するような改良がなさ
れている。しかしキャリー伝搬経路には、各ビットの加
算回路ごとに少なくとも１個のゲート回路が必要であっ
た。第５図は従来のスタティック方式の加算回路による
ＣＰＡの一例を示す図、第６図は従来のダイナミック方
式の加算回路によるＣＰＡの一例を示す図である。
入力が他と区別される理由はない。しかしフルアダーを
ＣＰＡに使用する場合、３入力のうち１つをキャリー専
用の入力として他と区別し、キャリー入力からキャリー
出力までの信号伝搬経路となる回路を最小とすることに
よって、キャリー伝搬時間を短縮するような改良がなさ
れている。しかしキャリー伝搬経路には、各ビットの加
算回路ごとに少なくとも１個のゲート回路が必要であっ
た。第５図は従来のスタティック方式の加算回路による
ＣＰＡの一例を示す図、第６図は従来のダイナミック方
式の加算回路によるＣＰＡの一例を示す図である。
上述した従来の加算回路は、各フルアダーのキャリー伝
搬経路に少なくとも１個のゲート回路が必要であるため
、ビット長の長い数値を取り扱う加算器においては、キ
ャリー伝搬時間が長くなり、その結果演算速度が遅くな
る欠点があった。
搬経路に少なくとも１個のゲート回路が必要であるため
、ビット長の長い数値を取り扱う加算器においては、キ
ャリー伝搬時間が長くなり、その結果演算速度が遅くな
る欠点があった。
この対策としてＣＬＡ （１１：ａｒｒｙ Ｌｏｏｋ
Ａｈｅａｄ ：桁上げの先取り）があるが、ＣＬＡ回路
自体にも信号の遅延があるため、特に長いビット長の演
算を行なう場合には、ＧＬＡを使用しても要求される演
算速度を満足することが困難な場合が多い。このため各
フルアダーのキャリー伝搬時間をさらに短縮することが
要求されている。
Ａｈｅａｄ ：桁上げの先取り）があるが、ＣＬＡ回路
自体にも信号の遅延があるため、特に長いビット長の演
算を行なう場合には、ＧＬＡを使用しても要求される演
算速度を満足することが困難な場合が多い。このため各
フルアダーのキャリー伝搬時間をさらに短縮することが
要求されている。
本発明の目的は、キャリー伝搬時間が従来よりも短縮さ
れた加算回路を提供することである。
れた加算回路を提供することである。
本発明の加算回路は、
２ビットを１対とする第１の入力対と、２ビットを１対
とする第２の入力対と、キャリーを入力する第３の入力
と、 ２ビットを１対とする第１の出力対と、キャリーを出力
する第２の出力と、 第１の入力対と第２の入力対と第３の入力に与えられる
２進数値を加算し、その和を第１の出力対に出力する演
算部と、 第１の入力対の下位ビットと第２の入力対の下位ビット
の論理値が互いに等しくなく、かつ第１の入力対の上位
ビットと第２の入力対の上位ビットの論理値が互いに等
しくないことを検出し、その情報を出力する機能と、第
１の入力対の下位ビットと第２の入力対の下位ビットの
論理値が両方とも１であり、かつ第１の入力対の上位ビ
ットと第２の入力対の上位ビットのうち、少なくとも一
方の論理値が１であるか、または下位ビットの状態にか
かわらず、第１の入力対の上位ビットと第２の入力対の
上位ビットの論理値が両方とも１であることを検出し、
その情報を出力する機能とを有する第１の論理回路と、 第１の論理回路の出力によって、論理値１を第２の出力
に出力するか、論理値Ｏを第２の出力に出力するか、第
３の入力の論理値を第２の出力に伝搬するかを制御する
機能を有する第２の論理回路とを有している。
とする第２の入力対と、キャリーを入力する第３の入力
と、 ２ビットを１対とする第１の出力対と、キャリーを出力
する第２の出力と、 第１の入力対と第２の入力対と第３の入力に与えられる
２進数値を加算し、その和を第１の出力対に出力する演
算部と、 第１の入力対の下位ビットと第２の入力対の下位ビット
の論理値が互いに等しくなく、かつ第１の入力対の上位
ビットと第２の入力対の上位ビットの論理値が互いに等
しくないことを検出し、その情報を出力する機能と、第
１の入力対の下位ビットと第２の入力対の下位ビットの
論理値が両方とも１であり、かつ第１の入力対の上位ビ
ットと第２の入力対の上位ビットのうち、少なくとも一
方の論理値が１であるか、または下位ビットの状態にか
かわらず、第１の入力対の上位ビットと第２の入力対の
上位ビットの論理値が両方とも１であることを検出し、
その情報を出力する機能とを有する第１の論理回路と、 第１の論理回路の出力によって、論理値１を第２の出力
に出力するか、論理値Ｏを第２の出力に出力するか、第
３の入力の論理値を第２の出力に伝搬するかを制御する
機能を有する第２の論理回路とを有している。
２ビット上位へのキャリーの伝搬を１個のゲート回路で
制御するのでキャリー伝搬時間が短縮される。
制御するのでキャリー伝搬時間が短縮される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の加算回路のブロック図であ
る。
る。
２ビットの入力対１０１の下位ビットＡ１と上位ビット
Ａ２、および２ビットの入力対１０２の下位ビットＢ１
と上位ビットＢ２は、第１の論理回路１０７に入力され
、ここでキャリー伝搬制御信号１０８およびキャリー発
生制御信号１０９を発生する。キャリー伝搬制御信号１
０８は、 （ＡＩΦＢ、） （Ａ２■ｎ２） によって得られ、また、キャリー発生制御信号１０９は
、 Ａ、・Ｂ１・（Ａ２＋８２） ＋ （Ａ２・Ｂ２）によ
って得られる。ここで、記号■は排他的論理和、・は論
理積、＋は論理和の演算を意味する。
Ａ２、および２ビットの入力対１０２の下位ビットＢ１
と上位ビットＢ２は、第１の論理回路１０７に入力され
、ここでキャリー伝搬制御信号１０８およびキャリー発
生制御信号１０９を発生する。キャリー伝搬制御信号１
０８は、 （ＡＩΦＢ、） （Ａ２■ｎ２） によって得られ、また、キャリー発生制御信号１０９は
、 Ａ、・Ｂ１・（Ａ２＋８２） ＋ （Ａ２・Ｂ２）によ
って得られる。ここで、記号■は排他的論理和、・は論
理積、＋は論理和の演算を意味する。
第２の論理回路１１０は前記信号１０Ｂおよび１０９を
制御信号として入力し、信号ｔＯａの論理値が１の場合
には、入力１０３から入力されるキャリー入力Ｃ１ｎを
出力１０５にキャリー出力Ｃｏｕ ｔとして出力する。
制御信号として入力し、信号ｔＯａの論理値が１の場合
には、入力１０３から入力されるキャリー入力Ｃ１ｎを
出力１０５にキャリー出力Ｃｏｕ ｔとして出力する。
また、信号１０９の論理値が１の場合には、入力１０３
の状態にかかわらず出力１０５に論理値１を出力する。
の状態にかかわらず出力１０５に論理値１を出力する。
その他の場合には、出力１０５に論理値Ｏが出力される
。演算部１θ６は、入力対１０１に与えられた２ビット
の２進数と、入力対１０２に与えられた２ビットの２進
数と、入力１０３に与えられたキャリー入力との加算を
行ない、和ＳｌおよびＢ２を出力対１０４に出力する。
。演算部１θ６は、入力対１０１に与えられた２ビット
の２進数と、入力対１０２に与えられた２ビットの２進
数と、入力１０３に与えられたキャリー入力との加算を
行ない、和ＳｌおよびＢ２を出力対１０４に出力する。
なお、ここで述べたすべての信号は、その論理が正論理
であるか、あるいは負論理であるかについて何も制限さ
れない。
であるか、あるいは負論理であるかについて何も制限さ
れない。
第２図は本発明をスタティック方式の加算回路に応用し
た一実施例の回路図である。
た一実施例の回路図である。
２０１、２０２は、いずれも本発明の加算回路である。
加算回路２０１は、入力２０３およびキャリー入力２０
４に与えられた数値Ａ、、 Ｂ、、 Ａ２． Ｂ２．
Ｇｉｎの加算を行ない、その和Ｓ、、 Ｓ、を出力２０
５に出力する加算回路である。２０７はキャリー伝搬制
御信号、２０８はキャリー発生制御信号であり、２０６
に負論理のキャリー出力を発生する。加算回路２０２は
、入力Ａ３． Ｂ３． Ａ４． Ｂ４とキャリー入力２
０６の加算を行なう回路で、キャリー伝搬制御信号２０
９、キャリー発生制御信号２１０、およびキャリー伝搬
経路の論理が逆であることを除けば加算回路２０１と同
等である。
４に与えられた数値Ａ、、 Ｂ、、 Ａ２． Ｂ２．
Ｇｉｎの加算を行ない、その和Ｓ、、 Ｓ、を出力２０
５に出力する加算回路である。２０７はキャリー伝搬制
御信号、２０８はキャリー発生制御信号であり、２０６
に負論理のキャリー出力を発生する。加算回路２０２は
、入力Ａ３． Ｂ３． Ａ４． Ｂ４とキャリー入力２
０６の加算を行なう回路で、キャリー伝搬制御信号２０
９、キャリー発生制御信号２１０、およびキャリー伝搬
経路の論理が逆であることを除けば加算回路２０１と同
等である。
第３図は本発明をダイナミック方式の加算回路に応用し
た一実施例の回路図である。
た一実施例の回路図である。
３０１、３０２は入力ＡＩ、 Ａ２． Ｂｌ、 Ｂ２．
３０３は負論理キャリー入力Ｇｉｎであり、加算結果Ｓ
ｔ、 Ｂ２は出力３０４に出力される。３０６はキャリ
ー伝搬制御信号、３０７はキャリー発生制御信号であり
、３０５に負論理のキャリーＣｏｕ ｔが出力される。
３０３は負論理キャリー入力Ｇｉｎであり、加算結果Ｓ
ｔ、 Ｂ２は出力３０４に出力される。３０６はキャリ
ー伝搬制御信号、３０７はキャリー発生制御信号であり
、３０５に負論理のキャリーＣｏｕ ｔが出力される。
３０８にはダイナミック回路のプリチャージ制御信号Ｃ
ＬＫ２が入力され、３０９から入力されるクロック信号
ＣＬＫＩによって演算が実行される。
ＬＫ２が入力され、３０９から入力されるクロック信号
ＣＬＫＩによって演算が実行される。
この回路にＣＬＡを併用する場合には、キャリー伝搬制
御信号３０６をＧＬＡ回路の入力とすることにより、素
子数を削減することができる。
御信号３０６をＧＬＡ回路の入力とすることにより、素
子数を削減することができる。
なお、ここで説明した加算回路は、２ビット上位へのキ
ャリーの伝搬を１個のゲート回路で制御するものである
が、同様に３ビット、またはそれ以上の区間のキャリー
伝搬を１個のゲート回路で制御する方式に本発明を拡張
することは容易である。
ャリーの伝搬を１個のゲート回路で制御するものである
が、同様に３ビット、またはそれ以上の区間のキャリー
伝搬を１個のゲート回路で制御する方式に本発明を拡張
することは容易である。
第４図は３ビット上位へのキャリー伝搬を１個のゲート
回路で制御する方式を用いた加算回路の一実施例のブロ
ック図である。
回路で制御する方式を用いた加算回路の一実施例のブロ
ック図である。
この加算回路は３ビットの入力対４０１ （Ａ＋、 Ａ
２゜Ａ３）と４０２ （Ｂ＋、 Ｂ２＋ ８３）とキャ
リー入力を演算部４０６で加算し、加算結果４０４ （
Ｓ＋、 Ｂ２． Ｂ３）を出力するとともに、キャリー
制御信号発生部４０７で、キャリー伝搬制御信号４０８
とキャリー発生制御信号４０９をキャリー制御部４１０
に出力し、キャリー制御部４］０からキャリー出力４０
５を出力するものである。キャリー伝搬制御信号４０８
は、（ＡＩＯＢ＋） （Ａ２■［＋２） （Ａ
３Φ８３）によって得られ、キャリー発生制御信号４０
９は、Ａ１・Ｂ１・（Ａ２ ＋８２） （Ａ３＋８
３） ＋Ａ２・Ｂ２（Ａ３＋８３） 十Ａ３・Ｂ３ によって得られる。
２゜Ａ３）と４０２ （Ｂ＋、 Ｂ２＋ ８３）とキャ
リー入力を演算部４０６で加算し、加算結果４０４ （
Ｓ＋、 Ｂ２． Ｂ３）を出力するとともに、キャリー
制御信号発生部４０７で、キャリー伝搬制御信号４０８
とキャリー発生制御信号４０９をキャリー制御部４１０
に出力し、キャリー制御部４］０からキャリー出力４０
５を出力するものである。キャリー伝搬制御信号４０８
は、（ＡＩＯＢ＋） （Ａ２■［＋２） （Ａ
３Φ８３）によって得られ、キャリー発生制御信号４０
９は、Ａ１・Ｂ１・（Ａ２ ＋８２） （Ａ３＋８
３） ＋Ａ２・Ｂ２（Ａ３＋８３） 十Ａ３・Ｂ３ によって得られる。
以上説明したように本発明は、２ビット上位へのキャリ
ーの伝搬を１個のゲート回路で制御することにより、キ
ャリー伝搬時間を短縮できる効果がある。
ーの伝搬を１個のゲート回路で制御することにより、キ
ャリー伝搬時間を短縮できる効果がある。
第１図は本発明の加算回路の一実施例のプロッり図・第
２図は本発明をスタティック方式の加算回路に応用した
一実施例の回路図、第３図は本発明をダイナミック方式
の加算回路に応用した一実施例の回路図、第４図は３ビ
ット上位へのキャリー伝搬を１個のゲート回路で制御す
る方式に拡張した加算回路の一実施例のブロック図、第
５図は従来のスタティック方式の加算回路の例の回路図
、′ｆＪ６図は従来のダイナミック方式の加算回路の例
の回路図である。 １０１．１０２・・・２ビットの入力対１０３・・・・
・・・キャリー入力 １０４・・・・・・・２ビットの出力対１０５・・・・
・・・キャリー出力 １０６・・・・・・・演算部 ＋（１７・・・・・・・キャリー制御信号を発生する第
１の論理回路 １０８・・・・・・・キャリー伝搬制御信号１０９・・
・・・・・キャリー発生制御信号１１０・・・・・・・
キャリーを制御する第２の論理回路２０１．２０２・・
・加算回路 ２０３・・・・・・・入力 ２０４・・・・・・・キャリー入力 ２０５・・・・・・・出力 ２０７．２０９・・・キャリー伝搬制御信号２０８．２
１０・・・キャリー発生制御信号３０１．３０２，３０
８，３０９・・・入力３０３・・・・・・・キャリー入
力 ３０４．３０５・・・出力り１ ３０６・・・・・・・キャリー伝搬制御信号３０７・・
・・・・・キャリー発生制御信号４０１．４０２・・・
入力 ４０３・・・・・・・キャリー入力 ４０４・・・・・・・加算出力 ４０５・・・・・・・キャリー出力 ４０６・・・・・・・演算部 ４０７・・・・・・・キャリー制御信号発生部４０８・
・・・・・・キャリー伝搬制御信号４０９・・・・・・
・キャリー発生制御信号４１０・・・・・・・キャリー
制御部
２図は本発明をスタティック方式の加算回路に応用した
一実施例の回路図、第３図は本発明をダイナミック方式
の加算回路に応用した一実施例の回路図、第４図は３ビ
ット上位へのキャリー伝搬を１個のゲート回路で制御す
る方式に拡張した加算回路の一実施例のブロック図、第
５図は従来のスタティック方式の加算回路の例の回路図
、′ｆＪ６図は従来のダイナミック方式の加算回路の例
の回路図である。 １０１．１０２・・・２ビットの入力対１０３・・・・
・・・キャリー入力 １０４・・・・・・・２ビットの出力対１０５・・・・
・・・キャリー出力 １０６・・・・・・・演算部 ＋（１７・・・・・・・キャリー制御信号を発生する第
１の論理回路 １０８・・・・・・・キャリー伝搬制御信号１０９・・
・・・・・キャリー発生制御信号１１０・・・・・・・
キャリーを制御する第２の論理回路２０１．２０２・・
・加算回路 ２０３・・・・・・・入力 ２０４・・・・・・・キャリー入力 ２０５・・・・・・・出力 ２０７．２０９・・・キャリー伝搬制御信号２０８．２
１０・・・キャリー発生制御信号３０１．３０２，３０
８，３０９・・・入力３０３・・・・・・・キャリー入
力 ３０４．３０５・・・出力り１ ３０６・・・・・・・キャリー伝搬制御信号３０７・・
・・・・・キャリー発生制御信号４０１．４０２・・・
入力 ４０３・・・・・・・キャリー入力 ４０４・・・・・・・加算出力 ４０５・・・・・・・キャリー出力 ４０６・・・・・・・演算部 ４０７・・・・・・・キャリー制御信号発生部４０８・
・・・・・・キャリー伝搬制御信号４０９・・・・・・
・キャリー発生制御信号４１０・・・・・・・キャリー
制御部
Claims (1)
- 【特許請求の範囲】 １、２ビットを１対とする第１の入力対と、２ビットを
１対とする第２の入力対と、 キャリーを入力する第３の入力と、 ２ビットを１対とする第１の出力対と、 キャリーを出力する第２の出力と、 第１の入力対と第２の入力対と第３の入力に与えられる
２進数値を加算し、その和を第１の出力対に出力する演
算部と、 第１の入力対の下位ビットと第２の入力対の下位ビット
の論理値が互いに等しくなく、かつ第１の入力対の上位
ビットと第２の入力対の上位ビットの論理値が互いに等
しくないことを検出し、その情報を出力する機能と、第
１の入力対の下位ビットと第２の入力対の下位ビットの
論理値が両方とも１であり、かつ第１の入力対の上位ビ
ットと第２の入力対の上位ビットのうち、少なくとも一
方の論理値が１であるか、または下位ビットの状態にか
かわらず、第１の入力対の上位ビットと第２の入力対の
上位ビットの論理値が両方とも１であることを検出し、
その情報を出力する機能とを有する第１の論理回路と、 第１の論理回路の出力によって、論理値１を第２の出力
に出力するか、論理値０を第２の出力に出力するか、第
３の入力の論理値を第２の出力に伝搬するかを制御する
機能を有する第２の論理回路とを有する加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20279889A JPH0367327A (ja) | 1989-08-07 | 1989-08-07 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20279889A JPH0367327A (ja) | 1989-08-07 | 1989-08-07 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0367327A true JPH0367327A (ja) | 1991-03-22 |
Family
ID=16463368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20279889A Pending JPH0367327A (ja) | 1989-08-07 | 1989-08-07 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0367327A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
| JPS63217419A (ja) * | 1987-03-05 | 1988-09-09 | Nec Ic Microcomput Syst Ltd | キヤリ−の伝達が行なわれるデジタル回路 |
-
1989
- 1989-08-07 JP JP20279889A patent/JPH0367327A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
| JPS63217419A (ja) * | 1987-03-05 | 1988-09-09 | Nec Ic Microcomput Syst Ltd | キヤリ−の伝達が行なわれるデジタル回路 |
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