JPH0367327A - 加算回路 - Google Patents
加算回路Info
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- JPH0367327A JPH0367327A JP20279889A JP20279889A JPH0367327A JP H0367327 A JPH0367327 A JP H0367327A JP 20279889 A JP20279889 A JP 20279889A JP 20279889 A JP20279889 A JP 20279889A JP H0367327 A JPH0367327 A JP H0367327A
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- 230000000644 propagated effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 241000030538 Thecla Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明はディジタル加算回路に関し、特にCPA(Ca
rry Propagate Adder :桁上げを
伝搬する加算器)に使用される加算回路に関する。
rry Propagate Adder :桁上げを
伝搬する加算器)に使用される加算回路に関する。
ディジタル加算回路は、表1に示す論理を実現し得る3
入力2出力のフルアダー(全加算器)と呼ばれる論理回
路によって構成される。
入力2出力のフルアダー(全加算器)と呼ばれる論理回
路によって構成される。
表1
フルアダーの演算論理上、その3つの入力のうち特定の
入力が他と区別される理由はない。しかしフルアダーを
CPAに使用する場合、3入力のうち1つをキャリー専
用の入力として他と区別し、キャリー入力からキャリー
出力までの信号伝搬経路となる回路を最小とすることに
よって、キャリー伝搬時間を短縮するような改良がなさ
れている。しかしキャリー伝搬経路には、各ビットの加
算回路ごとに少なくとも1個のゲート回路が必要であっ
た。第5図は従来のスタティック方式の加算回路による
CPAの一例を示す図、第6図は従来のダイナミック方
式の加算回路によるCPAの一例を示す図である。
入力が他と区別される理由はない。しかしフルアダーを
CPAに使用する場合、3入力のうち1つをキャリー専
用の入力として他と区別し、キャリー入力からキャリー
出力までの信号伝搬経路となる回路を最小とすることに
よって、キャリー伝搬時間を短縮するような改良がなさ
れている。しかしキャリー伝搬経路には、各ビットの加
算回路ごとに少なくとも1個のゲート回路が必要であっ
た。第5図は従来のスタティック方式の加算回路による
CPAの一例を示す図、第6図は従来のダイナミック方
式の加算回路によるCPAの一例を示す図である。
上述した従来の加算回路は、各フルアダーのキャリー伝
搬経路に少なくとも1個のゲート回路が必要であるため
、ビット長の長い数値を取り扱う加算器においては、キ
ャリー伝搬時間が長くなり、その結果演算速度が遅くな
る欠点があった。
搬経路に少なくとも1個のゲート回路が必要であるため
、ビット長の長い数値を取り扱う加算器においては、キ
ャリー伝搬時間が長くなり、その結果演算速度が遅くな
る欠点があった。
この対策としてCLA (11:arry Look
Ahead :桁上げの先取り)があるが、CLA回路
自体にも信号の遅延があるため、特に長いビット長の演
算を行なう場合には、GLAを使用しても要求される演
算速度を満足することが困難な場合が多い。このため各
フルアダーのキャリー伝搬時間をさらに短縮することが
要求されている。
Ahead :桁上げの先取り)があるが、CLA回路
自体にも信号の遅延があるため、特に長いビット長の演
算を行なう場合には、GLAを使用しても要求される演
算速度を満足することが困難な場合が多い。このため各
フルアダーのキャリー伝搬時間をさらに短縮することが
要求されている。
本発明の目的は、キャリー伝搬時間が従来よりも短縮さ
れた加算回路を提供することである。
れた加算回路を提供することである。
本発明の加算回路は、
2ビットを1対とする第1の入力対と、2ビットを1対
とする第2の入力対と、キャリーを入力する第3の入力
と、 2ビットを1対とする第1の出力対と、キャリーを出力
する第2の出力と、 第1の入力対と第2の入力対と第3の入力に与えられる
2進数値を加算し、その和を第1の出力対に出力する演
算部と、 第1の入力対の下位ビットと第2の入力対の下位ビット
の論理値が互いに等しくなく、かつ第1の入力対の上位
ビットと第2の入力対の上位ビットの論理値が互いに等
しくないことを検出し、その情報を出力する機能と、第
1の入力対の下位ビットと第2の入力対の下位ビットの
論理値が両方とも1であり、かつ第1の入力対の上位ビ
ットと第2の入力対の上位ビットのうち、少なくとも一
方の論理値が1であるか、または下位ビットの状態にか
かわらず、第1の入力対の上位ビットと第2の入力対の
上位ビットの論理値が両方とも1であることを検出し、
その情報を出力する機能とを有する第1の論理回路と、 第1の論理回路の出力によって、論理値1を第2の出力
に出力するか、論理値Oを第2の出力に出力するか、第
3の入力の論理値を第2の出力に伝搬するかを制御する
機能を有する第2の論理回路とを有している。
とする第2の入力対と、キャリーを入力する第3の入力
と、 2ビットを1対とする第1の出力対と、キャリーを出力
する第2の出力と、 第1の入力対と第2の入力対と第3の入力に与えられる
2進数値を加算し、その和を第1の出力対に出力する演
算部と、 第1の入力対の下位ビットと第2の入力対の下位ビット
の論理値が互いに等しくなく、かつ第1の入力対の上位
ビットと第2の入力対の上位ビットの論理値が互いに等
しくないことを検出し、その情報を出力する機能と、第
1の入力対の下位ビットと第2の入力対の下位ビットの
論理値が両方とも1であり、かつ第1の入力対の上位ビ
ットと第2の入力対の上位ビットのうち、少なくとも一
方の論理値が1であるか、または下位ビットの状態にか
かわらず、第1の入力対の上位ビットと第2の入力対の
上位ビットの論理値が両方とも1であることを検出し、
その情報を出力する機能とを有する第1の論理回路と、 第1の論理回路の出力によって、論理値1を第2の出力
に出力するか、論理値Oを第2の出力に出力するか、第
3の入力の論理値を第2の出力に伝搬するかを制御する
機能を有する第2の論理回路とを有している。
2ビット上位へのキャリーの伝搬を1個のゲート回路で
制御するのでキャリー伝搬時間が短縮される。
制御するのでキャリー伝搬時間が短縮される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の加算回路のブロック図であ
る。
る。
2ビットの入力対101の下位ビットA1と上位ビット
A2、および2ビットの入力対102の下位ビットB1
と上位ビットB2は、第1の論理回路107に入力され
、ここでキャリー伝搬制御信号108およびキャリー発
生制御信号109を発生する。キャリー伝搬制御信号1
08は、 (AIΦB、) (A2■n2) によって得られ、また、キャリー発生制御信号109は
、 A、・B1・(A2+82) + (A2・B2)によ
って得られる。ここで、記号■は排他的論理和、・は論
理積、+は論理和の演算を意味する。
A2、および2ビットの入力対102の下位ビットB1
と上位ビットB2は、第1の論理回路107に入力され
、ここでキャリー伝搬制御信号108およびキャリー発
生制御信号109を発生する。キャリー伝搬制御信号1
08は、 (AIΦB、) (A2■n2) によって得られ、また、キャリー発生制御信号109は
、 A、・B1・(A2+82) + (A2・B2)によ
って得られる。ここで、記号■は排他的論理和、・は論
理積、+は論理和の演算を意味する。
第2の論理回路110は前記信号10Bおよび109を
制御信号として入力し、信号tOaの論理値が1の場合
には、入力103から入力されるキャリー入力C1nを
出力105にキャリー出力Cou tとして出力する。
制御信号として入力し、信号tOaの論理値が1の場合
には、入力103から入力されるキャリー入力C1nを
出力105にキャリー出力Cou tとして出力する。
また、信号109の論理値が1の場合には、入力103
の状態にかかわらず出力105に論理値1を出力する。
の状態にかかわらず出力105に論理値1を出力する。
その他の場合には、出力105に論理値Oが出力される
。演算部1θ6は、入力対101に与えられた2ビット
の2進数と、入力対102に与えられた2ビットの2進
数と、入力103に与えられたキャリー入力との加算を
行ない、和SlおよびB2を出力対104に出力する。
。演算部1θ6は、入力対101に与えられた2ビット
の2進数と、入力対102に与えられた2ビットの2進
数と、入力103に与えられたキャリー入力との加算を
行ない、和SlおよびB2を出力対104に出力する。
なお、ここで述べたすべての信号は、その論理が正論理
であるか、あるいは負論理であるかについて何も制限さ
れない。
であるか、あるいは負論理であるかについて何も制限さ
れない。
第2図は本発明をスタティック方式の加算回路に応用し
た一実施例の回路図である。
た一実施例の回路図である。
201、202は、いずれも本発明の加算回路である。
加算回路201は、入力203およびキャリー入力20
4に与えられた数値A、、 B、、 A2. B2.
Ginの加算を行ない、その和S、、 S、を出力20
5に出力する加算回路である。207はキャリー伝搬制
御信号、208はキャリー発生制御信号であり、206
に負論理のキャリー出力を発生する。加算回路202は
、入力A3. B3. A4. B4とキャリー入力2
06の加算を行なう回路で、キャリー伝搬制御信号20
9、キャリー発生制御信号210、およびキャリー伝搬
経路の論理が逆であることを除けば加算回路201と同
等である。
4に与えられた数値A、、 B、、 A2. B2.
Ginの加算を行ない、その和S、、 S、を出力20
5に出力する加算回路である。207はキャリー伝搬制
御信号、208はキャリー発生制御信号であり、206
に負論理のキャリー出力を発生する。加算回路202は
、入力A3. B3. A4. B4とキャリー入力2
06の加算を行なう回路で、キャリー伝搬制御信号20
9、キャリー発生制御信号210、およびキャリー伝搬
経路の論理が逆であることを除けば加算回路201と同
等である。
第3図は本発明をダイナミック方式の加算回路に応用し
た一実施例の回路図である。
た一実施例の回路図である。
301、302は入力AI、 A2. Bl、 B2.
303は負論理キャリー入力Ginであり、加算結果S
t、 B2は出力304に出力される。306はキャリ
ー伝搬制御信号、307はキャリー発生制御信号であり
、305に負論理のキャリーCou tが出力される。
303は負論理キャリー入力Ginであり、加算結果S
t、 B2は出力304に出力される。306はキャリ
ー伝搬制御信号、307はキャリー発生制御信号であり
、305に負論理のキャリーCou tが出力される。
308にはダイナミック回路のプリチャージ制御信号C
LK2が入力され、309から入力されるクロック信号
CLKIによって演算が実行される。
LK2が入力され、309から入力されるクロック信号
CLKIによって演算が実行される。
この回路にCLAを併用する場合には、キャリー伝搬制
御信号306をGLA回路の入力とすることにより、素
子数を削減することができる。
御信号306をGLA回路の入力とすることにより、素
子数を削減することができる。
なお、ここで説明した加算回路は、2ビット上位へのキ
ャリーの伝搬を1個のゲート回路で制御するものである
が、同様に3ビット、またはそれ以上の区間のキャリー
伝搬を1個のゲート回路で制御する方式に本発明を拡張
することは容易である。
ャリーの伝搬を1個のゲート回路で制御するものである
が、同様に3ビット、またはそれ以上の区間のキャリー
伝搬を1個のゲート回路で制御する方式に本発明を拡張
することは容易である。
第4図は3ビット上位へのキャリー伝搬を1個のゲート
回路で制御する方式を用いた加算回路の一実施例のブロ
ック図である。
回路で制御する方式を用いた加算回路の一実施例のブロ
ック図である。
この加算回路は3ビットの入力対401 (A+、 A
2゜A3)と402 (B+、 B2+ 83)とキャ
リー入力を演算部406で加算し、加算結果404 (
S+、 B2. B3)を出力するとともに、キャリー
制御信号発生部407で、キャリー伝搬制御信号408
とキャリー発生制御信号409をキャリー制御部410
に出力し、キャリー制御部4]0からキャリー出力40
5を出力するものである。キャリー伝搬制御信号408
は、(AIOB+) (A2■[+2) (A
3Φ83)によって得られ、キャリー発生制御信号40
9は、A1・B1・(A2 +82) (A3+8
3) +A2・B2(A3+83) 十A3・B3 によって得られる。
2゜A3)と402 (B+、 B2+ 83)とキャ
リー入力を演算部406で加算し、加算結果404 (
S+、 B2. B3)を出力するとともに、キャリー
制御信号発生部407で、キャリー伝搬制御信号408
とキャリー発生制御信号409をキャリー制御部410
に出力し、キャリー制御部4]0からキャリー出力40
5を出力するものである。キャリー伝搬制御信号408
は、(AIOB+) (A2■[+2) (A
3Φ83)によって得られ、キャリー発生制御信号40
9は、A1・B1・(A2 +82) (A3+8
3) +A2・B2(A3+83) 十A3・B3 によって得られる。
以上説明したように本発明は、2ビット上位へのキャリ
ーの伝搬を1個のゲート回路で制御することにより、キ
ャリー伝搬時間を短縮できる効果がある。
ーの伝搬を1個のゲート回路で制御することにより、キ
ャリー伝搬時間を短縮できる効果がある。
第1図は本発明の加算回路の一実施例のプロッり図・第
2図は本発明をスタティック方式の加算回路に応用した
一実施例の回路図、第3図は本発明をダイナミック方式
の加算回路に応用した一実施例の回路図、第4図は3ビ
ット上位へのキャリー伝搬を1個のゲート回路で制御す
る方式に拡張した加算回路の一実施例のブロック図、第
5図は従来のスタティック方式の加算回路の例の回路図
、′fJ6図は従来のダイナミック方式の加算回路の例
の回路図である。 101.102・・・2ビットの入力対103・・・・
・・・キャリー入力 104・・・・・・・2ビットの出力対105・・・・
・・・キャリー出力 106・・・・・・・演算部 +(17・・・・・・・キャリー制御信号を発生する第
1の論理回路 108・・・・・・・キャリー伝搬制御信号109・・
・・・・・キャリー発生制御信号110・・・・・・・
キャリーを制御する第2の論理回路201.202・・
・加算回路 203・・・・・・・入力 204・・・・・・・キャリー入力 205・・・・・・・出力 207.209・・・キャリー伝搬制御信号208.2
10・・・キャリー発生制御信号301.302,30
8,309・・・入力303・・・・・・・キャリー入
力 304.305・・・出力り1 306・・・・・・・キャリー伝搬制御信号307・・
・・・・・キャリー発生制御信号401.402・・・
入力 403・・・・・・・キャリー入力 404・・・・・・・加算出力 405・・・・・・・キャリー出力 406・・・・・・・演算部 407・・・・・・・キャリー制御信号発生部408・
・・・・・・キャリー伝搬制御信号409・・・・・・
・キャリー発生制御信号410・・・・・・・キャリー
制御部
2図は本発明をスタティック方式の加算回路に応用した
一実施例の回路図、第3図は本発明をダイナミック方式
の加算回路に応用した一実施例の回路図、第4図は3ビ
ット上位へのキャリー伝搬を1個のゲート回路で制御す
る方式に拡張した加算回路の一実施例のブロック図、第
5図は従来のスタティック方式の加算回路の例の回路図
、′fJ6図は従来のダイナミック方式の加算回路の例
の回路図である。 101.102・・・2ビットの入力対103・・・・
・・・キャリー入力 104・・・・・・・2ビットの出力対105・・・・
・・・キャリー出力 106・・・・・・・演算部 +(17・・・・・・・キャリー制御信号を発生する第
1の論理回路 108・・・・・・・キャリー伝搬制御信号109・・
・・・・・キャリー発生制御信号110・・・・・・・
キャリーを制御する第2の論理回路201.202・・
・加算回路 203・・・・・・・入力 204・・・・・・・キャリー入力 205・・・・・・・出力 207.209・・・キャリー伝搬制御信号208.2
10・・・キャリー発生制御信号301.302,30
8,309・・・入力303・・・・・・・キャリー入
力 304.305・・・出力り1 306・・・・・・・キャリー伝搬制御信号307・・
・・・・・キャリー発生制御信号401.402・・・
入力 403・・・・・・・キャリー入力 404・・・・・・・加算出力 405・・・・・・・キャリー出力 406・・・・・・・演算部 407・・・・・・・キャリー制御信号発生部408・
・・・・・・キャリー伝搬制御信号409・・・・・・
・キャリー発生制御信号410・・・・・・・キャリー
制御部
Claims (1)
- 【特許請求の範囲】 1、2ビットを1対とする第1の入力対と、2ビットを
1対とする第2の入力対と、 キャリーを入力する第3の入力と、 2ビットを1対とする第1の出力対と、 キャリーを出力する第2の出力と、 第1の入力対と第2の入力対と第3の入力に与えられる
2進数値を加算し、その和を第1の出力対に出力する演
算部と、 第1の入力対の下位ビットと第2の入力対の下位ビット
の論理値が互いに等しくなく、かつ第1の入力対の上位
ビットと第2の入力対の上位ビットの論理値が互いに等
しくないことを検出し、その情報を出力する機能と、第
1の入力対の下位ビットと第2の入力対の下位ビットの
論理値が両方とも1であり、かつ第1の入力対の上位ビ
ットと第2の入力対の上位ビットのうち、少なくとも一
方の論理値が1であるか、または下位ビットの状態にか
かわらず、第1の入力対の上位ビットと第2の入力対の
上位ビットの論理値が両方とも1であることを検出し、
その情報を出力する機能とを有する第1の論理回路と、 第1の論理回路の出力によって、論理値1を第2の出力
に出力するか、論理値0を第2の出力に出力するか、第
3の入力の論理値を第2の出力に伝搬するかを制御する
機能を有する第2の論理回路とを有する加算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20279889A JPH0367327A (ja) | 1989-08-07 | 1989-08-07 | 加算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20279889A JPH0367327A (ja) | 1989-08-07 | 1989-08-07 | 加算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0367327A true JPH0367327A (ja) | 1991-03-22 |
Family
ID=16463368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20279889A Pending JPH0367327A (ja) | 1989-08-07 | 1989-08-07 | 加算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0367327A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
JPS63217419A (ja) * | 1987-03-05 | 1988-09-09 | Nec Ic Microcomput Syst Ltd | キヤリ−の伝達が行なわれるデジタル回路 |
-
1989
- 1989-08-07 JP JP20279889A patent/JPH0367327A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
JPS63217419A (ja) * | 1987-03-05 | 1988-09-09 | Nec Ic Microcomput Syst Ltd | キヤリ−の伝達が行なわれるデジタル回路 |
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